eda課程設計報告

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文檔簡介

1、　　目錄　　第一章緒論　　1.1EDA簡介　　1.1.1EDA的發(fā)展史　　EDA是電子設計自動化（Electronic Design Aut

2、omation）的縮寫，在20世紀90年代初從計算機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發(fā)展而來的。EDA技術就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言HDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。　　自20

3、世紀80年代初期誕生至今，自動化軟件（組態(tài)軟件）已有20年的發(fā)展歷史。應該說組態(tài)軟件作為一種應用軟件，是隨著PC機的興起而不斷發(fā)展的。80年代的組態(tài)軟件，像Onspec、Paragon 500、早期的FIX等都運行在DOS環(huán)境下，圖形界面的功能不是很強，軟件中包含著大量的控制算法，這是因為DOS具有很好的實時性。90年代，隨著微軟的Windows 3.0風靡全球，以Wonderware公司的Intouch為代表的人機界面軟件開創(chuàng)了Win

4、dows下運行工控軟件的先河，由于Windows 3.0不具備實時性，所以當時，80年代已成名的自動化軟件公司在對于操作系統(tǒng)的支持上，或按兵不動，或將組態(tài)軟件從DOS向OS/2移植，人們這樣做的原因，是大家都認為工控軟件必須具有很強的實時性和控制能力，必須運行在一個具備實時性的操作系統(tǒng)下，像DOS、OS/2、Win NT（1993年才推出）等。歷史證明，在當時的硬件條件下，上位機做人機界面切中了用戶的需求，Wonderware因而在不長

5、的時間內成為全球最大的獨立自動化軟件廠商，而在80年代靠DOS版組態(tài)軟件起家，后來向OS/2移植的公司后來基本上都　　首先，自動化軟件主要包括人機界面軟件（HMI），像Intouch、iFix、組態(tài)王等；基于PC的控制軟件，統(tǒng)稱軟PLC或軟邏輯，像亞控的KingAct以及即將推出的組態(tài)王嵌入版、西門子的WinAC等；還包括生產(chǎn)執(zhí)行管理軟件，許多專家也將這一類軟件歸為MES（Manufacturi

6、ng Execution System），像Intellution公司的iBatch、Wonderware公司的InTrack等，另外，與通用辦公自動化軟件相比，自動化軟件還應包括相應的服務。 　　其次，自動化軟件主要具備如下功能及特征：工業(yè)過程動態(tài)可視化；數(shù)據(jù)采集和管理；過程監(jiān)控報警；報表功能；為其他企業(yè)級程序提供數(shù)據(jù)；簡單的回路調節(jié)；批次處理；SPC過程質量控制；符合IEC1131-3標準。

7、 　　1.1.2EDA的應用　　（1）在教學方面　　電子技術的飛速發(fā)展,需要大量新設備和新技術的投入,同樣需要掌握這些新技術的人才’幾乎所有的高校電類專業(yè)都開設了EDA課程，讓學生了解EDA技術的基本概念及原理，掌握HDL語言編寫規(guī)范，掌握邏輯綜合的理論及算法，能夠從事簡單電

8、子系統(tǒng)的設計。學校通過EDA實驗教學，加快了EDA人才培訓的速度，建立了EDA技術人才基礎，并為學生今后從事相關專業(yè)奠定基礎。　?。?）在科學研究和新產(chǎn)品開發(fā)方面　　利用電路設計和仿真技術，利用虛擬儀器對產(chǎn)品測試，將CPLD和FPGA器件的開發(fā)應用到設備中，有利于早期發(fā)現(xiàn)結構設計上的錯誤，避免設計工作的浪費，提高了設計效率和靈活性，縮短了產(chǎn)品的開發(fā)周期和

9、提前產(chǎn)品的上市時間從而使產(chǎn)品占據(jù)市場競爭優(yōu)勢。　?。?）產(chǎn)品設計與制造方面　　利用EDA工具大量的電子系統(tǒng)設計工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設計、系統(tǒng)模擬及測試環(huán)境的仿真到設計出IC版圖或PCB版圖的過程在計算機上處理完成，而且在電子設備的研制與生PCB的制電路焊接等方面有重要作用。　　1.1.3

10、EDA技術的設計方法　　基于PLD的現(xiàn)代設計方法與傳統(tǒng)設計方法的區(qū)別：　　1.2數(shù)字系統(tǒng)設計　　1.2.1數(shù)字系統(tǒng)設計模型　　數(shù)字系統(tǒng)指的是交互式的、以離散形式表示的具有存儲、傳輸、信息處理能力的邏輯子系統(tǒng)的集合。用于描述數(shù)字系統(tǒng)的模

11、型有多種，各種模型描述數(shù)字系統(tǒng)的側重點不同。下面介紹一種普遍采用的模型。這種模型根據(jù)數(shù)字系統(tǒng)的定義，將整個系統(tǒng)劃分為兩個模塊或兩個子系統(tǒng)：數(shù)據(jù)處理子系統(tǒng)和控制子系統(tǒng)，如圖1-1所示。　　1.2.2 數(shù)字系統(tǒng)的設計步驟　　1．系統(tǒng)任務分析　　數(shù)字系統(tǒng)設計中的第一步是明確系統(tǒng)的任

12、務。在設計任務書中，可用各種方式提出對整個數(shù)字系統(tǒng)的邏輯要求，常用的方式有自然語言、邏輯流程圖、時序圖或幾種方法的結合。當系統(tǒng)較大或邏輯關系較復雜時，系統(tǒng)任務(邏輯要求)邏輯的表述和理解都不是一件容易的工作。所以，分析系統(tǒng)的任務必須細致、全面，不能有理解上的偏差和疏漏。　　2．確定邏輯算法　　實現(xiàn)系統(tǒng)邏輯運算的方法稱

13、為邏輯算法，也簡稱為算法。一個數(shù)字系統(tǒng)的邏輯運算往往有多種算法，設計者的任務不但是要找出各種算法，還必須比較優(yōu)劣，取長補短，從中確定最合理的一種。數(shù)字系統(tǒng)的算法是邏輯設計的基礎，算法不同，則系統(tǒng)的結構也不同，算法的合理與否直接影響系統(tǒng)結構的合理性。確定算法是數(shù)字系統(tǒng)設計中最具創(chuàng)造性的一環(huán)，也是最難的一步。　　3．建立系統(tǒng)及子系統(tǒng)模型　　當算法明確后，應根

14、據(jù)算法構造系統(tǒng)的硬件框架(也稱為系統(tǒng)框圖)，將系統(tǒng)劃分為若干個部分，各部分分別承擔算法中不同的邏輯操作功能。如果某一部分的規(guī)模仍嫌大，則需進一步劃分。劃分后的各個部分應邏輯功能清楚，規(guī)模大小合適，便于進行電路級的設計。 　　4．系統(tǒng)(或模塊)邏輯描述　　當系統(tǒng)中各個子系統(tǒng)(指最低層子系統(tǒng))和模塊的邏輯功能和結構確定后，則需采用比較規(guī)范的形式來描述系統(tǒng)的邏

15、輯功能。設計方案的描述方法可以有多種，常用的有方框圖、流程圖和描述語言等。　　對系統(tǒng)的邏輯描述可先采用較粗略的邏輯流程圖，再將邏輯流程圖逐步細化為詳細邏輯流程圖，最后將詳細邏輯流程圖表示成與硬件有對應關系的形式，為下一步的電路級設計提供依據(jù)。　　5．邏輯電路級設計及系統(tǒng)仿真　　電路級設計是指選擇合理的器件和連接關

16、系以實現(xiàn)系統(tǒng)邏輯要求。電路級設計的結果常采用兩種方式來表達：電路圖方式和硬件描述語言方式。EDA軟件允許以這兩種方式輸入，以便作后續(xù)的處理。　　當電路設計完成后必須驗證設計是否正確。在早期，只能通過搭試硬件電路才能得到設計的結果。目前，數(shù)字電路設計的EDA軟件都具有仿真功能，先通過系統(tǒng)仿真，當系統(tǒng)仿真結果正確后再進行實際電路的測試。由EDA軟件的驗證結果十分接近實際結果，因此，可極大地提高電路設

17、計的效率。　　6．系統(tǒng)的物理實現(xiàn)　　物理實現(xiàn)是指用實際的器件實現(xiàn)數(shù)字系統(tǒng)的設計，用儀表測量設計的電路是否符合設計要求?，F(xiàn)在的數(shù)字系統(tǒng)往往采用大規(guī)模和超大規(guī)模集成電路，由于器件集成度高、導線密集，故一般在電路設計完成后即設計印刷電路板，在印刷電路板上組裝電路進行測試。需要注意的是，印刷電路板本身的物理特性也會影響電路的

18、邏輯關系。　　第二章任意波形產(chǎn)生器　　2.1任意波形產(chǎn)生器的系統(tǒng)構成　　目前信號發(fā)生的主要實現(xiàn)方法由直接模擬法、直接數(shù)字法兩種。　　2.1.1直接模擬法　　圖2-1 直接模擬法框圖　　這

19、是傳統(tǒng)函數(shù)發(fā)生器的簡化基本結構，一般都是由白由振蕩器產(chǎn)生原始波形，然后經(jīng)過轉換電路將原始波形轉換成其他波形，在上圖中三角波是由振蕩器產(chǎn)生的，方波是三角波通過比較器轉變而成的，正弦波是三角波通過一個波形整形電路(正弦波整形器)演變而來的，所需要波形經(jīng)過放大和衰減輸出，顯然這種方式產(chǎn)生的波形種類有限，每增加一種波形，都要增加相應的轉換電路，整個電路變得很復雜，最重要的是要產(chǎn)生用戶所需要的任意波形復雜的波形幾乎不可能。

20、　　2.1.2直接數(shù)字法　　直接數(shù)字法是采用直接數(shù)字合成(Direct Digital Synthesis)的方法實現(xiàn)信號產(chǎn)生。該技術具有頻率轉換速度快、頻率分辨率高、易于控制的突出特點。直接數(shù)字合成技術近年來發(fā)展得很快，而要產(chǎn)生任意波形就必須采用直接數(shù)字很成技術。隨著DDS技術的發(fā)展，出現(xiàn)了各種各樣的直接數(shù)字合成的結構，但基本上可以發(fā)成兩種:<p

21、>　　(1)基于地址計數(shù)器的數(shù)字頻率和成法　　(2)基于相位累加器的數(shù)字頻率和成法　　2.1.3基于地址計數(shù)器的直接數(shù)字和成法　　(1)結構框圖　　圖2-2 基于地址計數(shù)器的直接數(shù)學合成結構框圖<p

22、>　　這是一種最簡單的直接數(shù)字很成方式，這種直接數(shù)字頻率合成器的結構包括地址計數(shù)器，存儲器和D/A轉換器。　　(2)工作原理　　將波形數(shù)據(jù)存儲于存儲器中，而后用可程控的時鐘信號為存儲器提供掃描地址，與每個地址相對應的數(shù)據(jù)則代表波形在等間隔取樣點上的幅度值。數(shù)據(jù)被送至DAC，從而產(chǎn)生一個正比于其數(shù)字編碼的電壓值，

23、每個電壓值保持一個時鐘周期，直至新的數(shù)據(jù)送至DAC，經(jīng)數(shù)模轉換后得到所需要的模擬電壓波形。在存儲器里的數(shù)據(jù)產(chǎn)生的波形是對“取樣波形”的階梯近似。　　假定地址計數(shù)器的時鐘頻率為fc，波形一周期內有n個采樣值，那么很成的波形頻率為　　如果改變地址計數(shù)器的時鐘頻率或ROM的地址步進大小，合成波形的頻率都會隨著改變。而要改變波形，只要在只讀存儲器中寫入不同的數(shù)據(jù)

24、。　　2.1.4基于相位累加器的直接數(shù)字合成法　　(1)結構框圖　　圖2-3 基于相位累加器直接數(shù)字合成結構框圖　　這種結構中主要由相位累加器、數(shù)據(jù)ROM, D/A變換器組成，它是種全新的直接數(shù)字合成方式。(目前國內外文獻種提到的DD

25、S一般是指這種方式，下面不作說明均指這種方式)。　　(2)工作原理　　將要產(chǎn)生的波形數(shù)據(jù)存入波形存儲器，然后在參考時鐘的作用下，對輸入的頻率數(shù)據(jù)進行累加，并且將累加器的輸出一部分作為讀取波形發(fā)生器的地址，將讀出的波形數(shù)據(jù)經(jīng)D/A轉換為相應的電壓信號，D/A轉換器輸出的一系列的階梯電壓信號經(jīng)低通濾波后便輸出了光滑的很成

26、波形信號。以合成正弦波為例，通常我們考慮一個正弦波時習慣使用正弦波的幅度一時間表達式。　　S (t) =Asin(ax+)，正弦函數(shù)幅度的非線性使依據(jù)幅度產(chǎn)生任意頻率的正弦波非常困難，但我們注意到，正弦波的相位是線性變化的，DDS技術的關鍵就在于充分利用了正弦波相位線性變化這一特性，在DDS芯片種，其核心部件是相位累加和SIN函數(shù)表，下面作簡單介紹：

27、相位累加器在功能上說實質是一個N位快速可循環(huán)累加器，N位的相位累加器在每一個時鐘來臨時與頻率控制所決定的相位增量A累加一次，計數(shù)大于時則白動溢出，保留后面N比特的數(shù)字于累加器中。每當相位累加器計數(shù)滿后，可白動循環(huán)重新累加，所以輸出相位可以保持連續(xù)變化，這就保證了輸出正弦波的連續(xù)性。　　相位累加器的輸出是隨時間不斷線性變化的用N位二進制數(shù)表達的相位信息，相位信息是無法直接利用的，必須設法把相位信息

28、轉換成幅度信息，在DDS技術中，人們把對應于不同相位的Sine函數(shù)的幅度存儲在Rom中，一般地，只要取相位累加器的高A位作為尋址信號，就完全可以滿足精度的需要了。　　2.2任意波形產(chǎn)生器的作用　　一般來講任意波形發(fā)生器，是一種特殊的信號源，綜合具有其它信號源生成能力，因而適合各種仿真實驗的需要。主要有這樣的功能：

29、　　(1)函數(shù)功能　　函數(shù)信號源是使用最廣的通用信號源，它能提供正弦波、鋸齒波、方波、脈沖波等波形，有的還同時具有調制和掃頻能力、眾所周知，在基礎實驗中設計一種電路，需要驗證其性能、可靠性與穩(wěn)定性，就需要給它施加理想的波形以辨別真?zhèn)?。如可使用信號源的DC補償功能對固態(tài)電路控制DC偏壓電平;可對一個懷疑有故障的數(shù)字電路，利用信號源的方波輸出作為數(shù)字電路的時鐘，

30、同時使用方波加DC補償產(chǎn)生有效的邏輯電平模式輸出，觀察該電路的運行狀況，而證實故障缺陷的地方……，總之，利用任意波形發(fā)生器這方面的基礎功能，能仿真基礎實驗室所必須的信號。　　(2)任意波形　　在實際的電子環(huán)境所設計的電路在運行中，由于各種干擾和響應的存在，實際電路往往存在各種信號缺陷和瞬變信號，由于任意波形發(fā)生器特殊

31、的功能，為了增強任意波形生成能力，它往往依賴計算機通訊輸出波形數(shù)據(jù)。在計算機傳輸中，通過波形編輯軟件生成波形，有利于擴充儀器的能力，更進一步仿真模擬實驗。同時由于編輯一個任意波形有時需要花費很長的時間和精力，并且每次編輯的波形可能有所差異，一般會在任意波形發(fā)生器內配置一定數(shù)量的非易失性存儲器?？梢园阉枰牟ㄐ螐挠嬎銠C接口下載到任意波形發(fā)生器的存儲器中。　　綜上所述，不論是在生產(chǎn)還是在科研與教學

32、上，任意波形發(fā)生器是電子工程師信號仿真實驗的最佳工具。隨著我國經(jīng)濟和科技的發(fā)展，對相應的測試儀器和測試手段也提出了更高的要求，而任意波形發(fā)生器己成為測試儀器中至關主要的一類，因此開發(fā)任意波形發(fā)生器具有重大意義。　　2.3任意波形產(chǎn)生器的應用場合　　任意波形發(fā)生器是利用DDS（直接數(shù)字頻率合成）技術，通過在波形存儲器內存儲待輸出信號的波形采樣數(shù)據(jù)，并對波形

33、存儲器進行順序的循環(huán)尋址來合成波形。只要改變波形存儲器中的波形采樣數(shù)據(jù)，就可以方便的得到需要波形的信號。因此任意波形發(fā)生器不僅能產(chǎn)生正弦、余弦、方波、三角波和鋸齒波等常見信號，還可以通過各種編輯手段生成任意的波形采樣數(shù)據(jù)，方便的合成傳統(tǒng)信號發(fā)生器所不能生成的任意波形信號，從而滿足各種測試和實驗的需要。　　任意波形產(chǎn)生器的設計　　3.1設

34、計要求　　電路要求可以產(chǎn)生方波、正弦波、三角波，波形的頻率可調，通過控制開關控制產(chǎn)生的波形，并通過控制按鍵控制設計信號的頻率，改變頻率的方法可以采用分頻和DDS的原理進行控制信號頻率。并進行D/A轉換電路與濾波電路的設計，通過采用施密特觸發(fā)器對波形進行整形，設計一頻率測量電路對所產(chǎn)生的頻率進行測量，通過數(shù)碼管顯示出來，并在數(shù)碼管上顯示當前的波形代碼。&

35、lt;p>　　3.2設計思路　?。?）提出設計說明書，即用自然語言表達系統(tǒng)項目的功能特點和技術參數(shù)等。　?。?）建立VHDL行為模型，這一步是將設計說明書轉化為VHDL行為模型。　?。?）VHDL行為仿真。這一階段可以利用VHDL仿真器（如ModelSim）對頂層系統(tǒng)的

36、行為模型進行仿真測試，檢查模擬結果，繼而進行修改和完善。　?。?）VHDL-RTL級建模。如上所述，VHDL只有部分語句集合可用于硬件功能行為的建模，因此在這一階段，必須將VHDL的行為模型表達為VHDL行為代碼（或稱VHDL-RTL級模型）。　?。?）前端功能仿真。　?。?）邏輯綜合。<

37、/b>　　（7）測試向量生成。這一階段主要是針對ASIC設計的。FPGA設計的時序測試文件主要產(chǎn)生于適配器。對ASIC的測試向量文件是綜合器結合含有版圖硬件特性的工藝庫后產(chǎn)生的，用于對ASIC的功能測試。　?。?）功能仿真。利用獲得的測試向量對ASIC的設計系統(tǒng)和子系統(tǒng)的功能進行仿真。　?。?）結構綜合。主

38、要將綜合產(chǎn)生的表達邏輯連接關系的網(wǎng)表文件，結合具體的目標硬件環(huán)境進行標準單元調用、布局、布線和滿足約束條件的結構優(yōu)化配置，即結構綜合。　?。?0）門級時序仿真。在這一級中將使用門級仿真器或仍然使用VHDL仿真器（因為結構綜合后能同步生成VHDL格式的時序仿真文件）進行門級時序仿真，在計算機上了解更接近硬件目標器件工作的功能時序。　?。?1）硬件測試。這是

39、對最后完成的硬件系統(tǒng)（如ASIC或FPGA）進行檢查和測試。　　3.3設計流程　　3.4設計步驟及程序　　分頻模塊 　　LIBRARY IEEE;

40、　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY fp IS　　port(clk:in std_logic; --input 1K Hz　　k:in st

41、d_logic_vector(3 downto 0);　　clko:buffer std_logic); --out 1 hz　　end fp;　　architecture a of fp is　　signal temp:std_l

42、ogic_vector(3 downto 0);　　begin　　process(clk)　　begin　　if clk'event and clk='1' then<

43、;/p>　　if temp<k then　　temp<=temp+1;　　else　　temp<="0000";　　clko<=not clko;</p&g

44、t;　　end if;end if;　　end process;　　end a;　　正弦函數(shù)模塊 　　library ieee;</p

45、>　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;　　use ieee.std_logic_unsigned.all;　　entity sin is　　port(clk4

46、:in std_logic;　　k:in integer range 15 downto 0;　　dd4:out integer range 255 downto 0);　　end sin;　　architecture dacc of

47、 sin is　　signal q: integer range 63 downto 0;　　begin　　process(clk4)　　begin　　i

48、f (clk4'event and clk4='1') then　　q<=q+k;　　end if;　　end process;　　process(q)</p&

49、gt;　　begin　　case q is　　when 00=>dd4<=255;　　…..　　when others=&g

50、t;null;　　end case;　　end process;　　end dacc;　　三角波

51、　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity tria is　　port(clk3:in std_logic;</

52、p>　　k:in integer range 15 downto 0;　　dd3:out integer range 255 downto 0);　　end tria;　　architecture dacc of tria is

53、　　signal b:std_logic;　　signal c:integer range 255 downto 0;　　begin　　process(clk3)　　begin

54、;　　if (clk3'event and clk3='1') then　　if(b='0') then　　c<=c+k;　　if(c>=250) then&

55、lt;p>　　b<='1';　　end if;　　elsif(b='1') then　　c<=c-k;　　i

56、f(c<=1) then　　b<='0';　　end if;　　end if;　　dd3<=c;</

57、b>　　end if;　　end process;　　end dacc;　　方波 <

58、;/p>　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;　　use ieee.std_logic_unsigned.all;　　entity

59、 square is　　port(clk1 : in std_logic;　　k:in integer range 15 downto 0;　　dd1 : buffer integer range 255 downto 0);　　end square;

60、　　architecture dacc of square is　　signal q: integer range 255 downto 0;　　begin　　process(clk1)　　be

61、gin　　if (clk1'event and clk1='1') then　　q<=q+k;　　end if;　　end process;<

62、;/p>　　process(q)　　begin　　case q is　　when 0 to 127=>dd1<=255;　　when 128 to 255=

63、>dd1<=127;　　when others=>null;　　end case;　　end process;　　end dacc;

64、特殊波形 　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;

65、　　use ieee.std_logic_unsigned.all;　　entity sintra is　　port(clk4:in std_logic;　　k:in integer range 15 downto 0;　　dd4

66、:out integer range 255 downto 0);　　end sintra;　　architecture dacc of sintra is　　signal q: integer range 63 downto 0;　　begin<

67、/b>　　process(clk4)　　begin　　if (clk4'event and clk4='1') then　　q<=q+k;

68、　　end if;　　end process;　　process(q)　　begin　　case q is<

69、p>　　when 00=>dd4<=255;　　……..　　when 63=>dd4<=247;　　when others=>null;　　end case;&

70、lt;/p>　　end process;　　end dacc;　　分頻1Hz 　　LIBRARY IEEE;

71、　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY fp1HZ IS　　PORT(clk:in std_logic; --10M　　clk1Hz: buffer STD_LO

72、GIC);　　END fp1hz;　　ARCHITECTURE one OF fp1hz IS　　SIGNAL test: integer range 0 to 6000000;　　begin

73、　　process(clk)　　begin　　if clk'event and clk='1' then　　if test<5000000 then　　test<=test+1;

74、　　else　　test<=0;　　clk1hz<=not clk1hz;　　end if;　　end i

75、f;　　end process;　　end one;　　測頻模塊 　　LIBRARY IEEE;　　USE IEEE

76、.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY freq IS　　PORT(fsin: in STD_LOGIC; 　　clk: IN STD_LOGIC; </

77、p>　　dout0,dout1,dout2,dout3: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));　　END freq;　　ARCHITECTURE one OF freq IS　　SIGNAL test_en: STD

78、_LOGIC; 　　SIGNAL clear: STD_LOGIC; 　　SIGNAL data: STD_LOGIC_VECTOR(15 DOWNTO 0); 　　BEGIN　　PROCESS(clk)<

79、;/p>　　BEGIN　　IF clk'event AND clk='1' THEN test_en<=NOT test_en;　　END IF;　　END PROCESS; &l

80、t;/p>　　clear<=NOT clk AND NOT test_en;　　PROCESS(fsin)　　BEGIN　　IF clear='1' THEN data<="0000000000000000&q

81、uot;;　　ELSIF fsin'event AND fsin='0' 　　THEN　　IF data(15 DOWNtO 0)="1001100110011001" 　　THEN dat

82、a<=data+"0110011001100111";　　elsIF data(11 DOWNtO 0)="100110011001" 　　THEN data<=data+"011001100111";　　ELSIF data(7 DOWNT

83、O 0)="10011001" 　　THEN data<=data+"01100111";　　ELSIF data(3 DOWNTO 0)="1001" 　　THEN data<=data+"0111";

84、;　　ELSE data<=data+1;　　END IF;　　END IF;　　END PROCESS;　　PROCESS(test_en,data)</p&g

85、t;　　BEGIN　　IF test_en'event AND test_en='0' THEN 　　dout0<=data(3 downto 0);　　dout1<=data(7 downto 4);</p&g

86、t;　　dout2<=data(11 downto 8);　　dout3<=data(15 downto 12); 　　END IF; 　　END PROCESS;　　END o

87、ne;　　控制模塊 　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;</

88、p>　　use ieee.std_logic_unsigned.all　　entity control is　　port(sel:in std_logic_vector(1 downto 0);　　k0,k1,k2,k3:in integer range 255 downto 0;&l

89、t;/p>　　qout:out integer range 255 downto 0);　　end control;　　architecture a of control is　　begin　　proces

90、s(sel,k0,k1,k2,k3)　　begin　　if sel=“00” then 　　qout<=k0;　　elsif sel=“01” then &

91、lt;p>　　qout<=k1;　　elsif sel=“10” then 　　qout<=k2;　　elsif sel=“11” then 　　qout&

92、lt;=k3;　　end if;　　end process;　　end a;　　3.5硬件實現(xiàn)及調試結果　　3.5.

93、1硬件實現(xiàn)　　電路模塊組成部分：　　3.5.2調試結果　　1、不同分頻產(chǎn)生方波如圖　　2、不同分頻產(chǎn)生三角波如圖　　3、不同分頻產(chǎn)生任

94、意波如圖：　　4、不同分頻產(chǎn)生正弦波如圖：　　第四章課程設計心得　　這次課程設計的任務是根據(jù)任意波形發(fā)生器的特點和應用情況，結合新一代高性能芯片設計一種使用簡單、性能優(yōu)良的任意波形發(fā)生器，該任意波形發(fā)生器能產(chǎn)生正弦波、方波，三角波等常用的標準信號，還能根據(jù)用戶的需要生成任意波

95、形。 　　通過這次課程設計我深刻體會到EDA編程的復雜，一個示波器要這么多程序，我們學的知識是不能完成這么復雜的設計的?？梢娢覀儗W的知識只是九牛一毛，要想學的更多還要不斷的鉆研和實踐，才能達到設計一個示波器或別的器件的能力。　　所以我們要不斷地學習以此來提高自己。　　雖然這次課程設計有一個星期的時間，但是我們真正

96、上課的時間只有一天，因為學校只有一個EDA實驗室，而課程設計的班級卻比較多，所以學校要多建幾間這樣的實驗室。還有調試時芯片只有一塊是好的，老師雖然在那調了好久，也修了好久也沒找出那塊好板子，所以學校要在實驗設備方面也要加強管理，定時檢查和修理。　　通過這次課程設計我深刻體會到理論與實踐要相結合的重要性，還有就是要很好的掌握一種軟件是不容易的，我們要都看一些課外書，只停留在上課時老師講的重點要領上

97、，這樣只會學到一點膚淺的知識，要想學到更多就得付出努力。　　最后，感謝老師的教導，讓我們學到了許多新知識，相信在以后的學習過程中會用到，謝謝老師的付出。　　附錄一引腳配置　　附錄二：下載板與主板主要器件連接關系　　參考文獻</b&

98、gt;　　1 史海明. 個人儀器多功能任意波形發(fā)生器的研制，儀表技術，1988，1：26～29　　2 趙柏樹，李紀武. 一種可調頻和占空比的函數(shù)發(fā)生器，電子技術應用，1997，8：21～22　　3 王彤威. 任意波形發(fā)生器VXI模塊的研制，哈爾濱理工大學碩士學位論文，1997：1～6<

99、;p>　　4 田良. 數(shù)字合成應用集成電路的性能及應用，國外電子測量技術，1996，5：14～17　　5 李衍忠，蔡英杰，姬強等. DDS譜質分析及其雜散抑制研究綜述，現(xiàn)代雷達，2000年8月：33～38　　6 張玉興，彭新泉. 相位舍位對DDS譜分布的影響，電子科技大學學報，1997 4 26 ：137～142 <p

100、>　　7 張玉興，彭新泉. 直接數(shù)宇頻率合成器的頻譜分析，DDS技術與應用研討會論文集，1997，12：13～ 20　　8. 王英軍，黃小輝．數(shù)字電視新形勢下的綜合業(yè)務管理［J］．有線電視技術，2004（6）：78－80．　　9.吳小強．數(shù)字電視用戶管理系統(tǒng)［J］．有線電視技術，2004（4）：83－86．

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