10Gbps SerDes中的高速接口設計.pdf

1、CMOS工藝繼續(xù)沿著摩爾定律演進,特征尺寸已降低至14nm,由此帶來的PC和手持設備的CPU處理性能大幅提升,加上光纖網(wǎng)絡的普遍采用,使得背板信道的數(shù)據(jù)傳輸壓力劇增。為適應數(shù)據(jù)率的高速增加,串行數(shù)據(jù)傳輸方式早已替代傳統(tǒng)的并行數(shù)據(jù)傳輸方式,隨著數(shù)據(jù)率的進一步提升,高速SerDes成為計算機接口和網(wǎng)絡接口的主流。由于成本和兼容性考慮,目前,在背板通信系統(tǒng)中FR-4背板仍廣泛使用。但FR-4基板對于信號高頻分量的衰減很大,尤其是當信號的奈奎斯

2、特頻率遠遠大于信道帶寬時,信號質量會嚴重惡化,呈現(xiàn)明顯的碼間串擾(ISI)。因此,在相應的高速接口電路設計中,應考慮對信道進行補償。
　　針對背板通信的10G-SerDes芯片,基于SMIC標準的0.13μm CMOS工藝,設計一款在5GHz(數(shù)據(jù)率為10Gb/s的隨進二進制數(shù)據(jù)的奈奎斯特頻率)處增益提升因子最大為22dB,總體帶寬達到5.5GHz以上,并且信道失配小于3dB的串行收發(fā)器。本文的主要工作包括以下幾點:
　　1

3、)深入了解信號與信道的交互方式,及其帶寬限制特性對信號產(chǎn)生的影響在頻域和時域的體現(xiàn)。據(jù)此結合信道的衰減特性,確定設計目標參數(shù),以及指導接口電路的設計和信道仿真模型的選取。
　　2)針對性地研究了幾種帶寬拓展技術和均衡技術,對其電路特性和應用條件進行了分析和比較。為本文特定工藝條件下的高速收發(fā)器的設計提供了技術支持。
　　3)根據(jù)0.13μm CMOS工藝的具體條件,在發(fā)射端中采用了前饋源極跟隨器和后饋源極跟隨器,以及具有阻抗

4、匹配和電感峰化的 CML(電流模)驅動器。在接收器中,采用了具有電感峰化和電容負反饋技術的連續(xù)時間均衡器,基于頻譜分割與自比較技術,實現(xiàn)了自適應均衡。
　　經(jīng)過嚴格的仿真,本設計的發(fā)射端在1.8V的電源電壓下,總體小信號帶寬達到5.5GHz以上,小信號增益達到18dB,差分的輸出擺幅為800mV。接收器實現(xiàn)了補償幅度從0dB到22dB的自適應均衡,且在最大補償下,帶寬為6.7GHz,信道失配為2.3dB,經(jīng)信道末端的眼圖完全閉合,