基于40nm的10Gbps低功耗自適應均衡器的研究與設計.pdf

1、隨著集成電路工藝的發(fā)展，存儲媒介接口、以太網、光纖通信和音頻處理等高速串行接口的數據傳輸速率迅速增加，但由于高速串行接口的核心在于傳輸線的模擬帶寬，隨著數據傳輸速率和傳輸距離的增加，傳輸線的模擬帶寬越來越小，對信號的衰減就會增大，衰減的信號到達接收端時具有嚴重的碼間干擾，甚至眼圖已經閉合，為了使接收端能正確的接收數據，必需在接收端采用一定的均衡技術來消除碼間干擾，彌補信號傳輸過程中的衰減，從衰減惡化的信號中恢復并提取出正確的信號。

2、>　　本文基于40nm CMOS工藝，研究并設計了一款10Gbps的低功耗自適應均衡器，該均衡器采用模擬均衡器和開環(huán)判決反饋均衡器的組合均衡器結構、基于符號的迫零自適應算法和自動零點的失調補償技術，使接收端的均衡器在滿足性能要求的情況下功耗降到了最低。本文主要內容包括以下幾點：
　?。?）分析信號完整性、數字信號的時域和頻域特性以及傳輸線的非理想特性，據此研究碼間干擾產生的根本原因和均衡器消除碼間干擾應具有的特性。
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3、）研究均衡器的各種結構及常用的自適應算法，分析各種均衡器結構的性能、功耗，以及每種自適應算法適用的均衡器結構和優(yōu)缺點，在此基礎上分析滿足性能要求且功耗最低的自適應均衡器的結構以及自適應算法。
　?。?）通過對各個模塊的理論分析及關鍵模塊的 Verilog-A建模確定了各個模塊的具體實現形式及關鍵參數的設定。在模擬均衡器的設計中采用連續(xù)時間線性均衡器和可變增益放大器相結合的結構，降低了設計的復雜度；在判決反饋均衡器設計中采用新型的開