eda技術實用教程習題答案

1、EDAEDA技術實用教程技術實用教程第一章第一章11EDA技術與技術與ASIC設計和設計和FPGA開發(fā)有什么關系開發(fā)有什么關系答：利用答：利用EDAEDA技術技術進行進行電子系統(tǒng)設計電子系統(tǒng)設計的最后目標是完成的最后目標是完成專用集成電路專用集成電路ASICASIC的設計和實現的設計和實現；FPGAFPGA和CPLDCPLD是實是實現這一途徑的現這一途徑的主流器件主流器件。FPGAFPGA和CPLDCPLD通常也被稱為通常也被稱為可編程

2、專用可編程專用ICIC，或，或可編程可編程ASICASIC。FPGAFPGA和CPLDCPLD的應用是的應用是EDAEDA技術有機融合軟硬件電子設計技術、技術有機融合軟硬件電子設計技術、SoCSoC（片上系統(tǒng)）和（片上系統(tǒng)）和ASICASIC設計，以及對自動設計與自動實現最典型的詮釋。設計，以及對自動設計與自動實現最典型的詮釋。12與軟件描述語言相比，與軟件描述語言相比，VHDL有什么特點有什么特點答：編譯器將軟件程序翻譯成基于某種特定

3、答：編譯器將軟件程序翻譯成基于某種特定CPUCPU的機器代碼，這種代碼僅限于這種的機器代碼，這種代碼僅限于這種CPUCPU而不能移植，并且機而不能移植，并且機器代碼不代表硬件結構，更不能改變器代碼不代表硬件結構，更不能改變CPUCPU的硬件結構，只能被動地為其特定的硬件電路結構所利用。的硬件結構，只能被動地為其特定的硬件電路結構所利用。綜合器綜合器將VHDLVHDL程序轉化程序轉化的目標是底層的電路結構的目標是底層的電路結構網表文件網表

4、文件，這種滿足，這種滿足VHDLVHDL設計程序功能描述的電路結構，不依賴于任何特設計程序功能描述的電路結構，不依賴于任何特定硬件環(huán)境；具有相對獨立性。綜合器在將定硬件環(huán)境；具有相對獨立性。綜合器在將VHDL(VHDL(硬件描述語言硬件描述語言)表達的電路功能轉化成具體的電路結構網表過程表達的電路功能轉化成具體的電路結構網表過程中，具有明顯的中，具有明顯的能動性和創(chuàng)造性能動性和創(chuàng)造性，它不是機械的一一對應式的“翻譯”，它不是機械的一一對

5、應式的“翻譯”，而是根據設計庫、工藝庫以及預先設置的，而是根據設計庫、工藝庫以及預先設置的各類約束條件，選擇最優(yōu)的方式完成電路結構的設計。各類約束條件，選擇最優(yōu)的方式完成電路結構的設計。l3什么是綜合什么是綜合有哪些類型有哪些類型綜合在電子設計自動化中的地位是什么綜合在電子設計自動化中的地位是什么什么是綜合什么是綜合答：在電子設計領域中綜合的概念可以表示為：將答：在電子設計領域中綜合的概念可以表示為：將用行為和功能層次表達的電子系統(tǒng)用行

6、為和功能層次表達的電子系統(tǒng)轉換為轉換為低層次層次的便于的便于具體實現的模塊組合裝配具體實現的模塊組合裝配的過程。的過程。有哪些類型有哪些類型答：答：(1)(1)從自然語言轉換到從自然語言轉換到VHDLVHDL語言算法表示，即語言算法表示，即自然語言綜合自然語言綜合。(2)(2)從算法表示轉換到寄存器從算法表示轉換到寄存器傳輸級傳輸級(RegisterTranspt(RegisterTransptLevelLevel，RTL)RTL)，即

7、從行為域到結構域的綜合，即，即從行為域到結構域的綜合，即行為綜合行為綜合。(3)(3)從RTLRTL級表示轉換到邏級表示轉換到邏輯門輯門(包括觸發(fā)器包括觸發(fā)器)的表示，即的表示，即邏輯綜合邏輯綜合。(4)(4)從邏輯門表示轉換到版圖表示從邏輯門表示轉換到版圖表示(ASIC(ASIC設計設計)，或轉換到，或轉換到FPGAFPGA的配置網的配置網表文件，可稱為表文件，可稱為版圖綜合或結構綜合版圖綜合或結構綜合。綜合在電子設計自動化中的地位是

8、什么綜合在電子設計自動化中的地位是什么答：是核心地位（見圖答：是核心地位（見圖1313）。綜合器具有更復雜的工作環(huán)境，綜合。綜合器具有更復雜的工作環(huán)境，綜合器在接受器在接受VHDLVHDL程序并準備對其綜合前，必須獲得與最終實現設計電路硬件特征相關的程序并準備對其綜合前，必須獲得與最終實現設計電路硬件特征相關的工藝庫信息工藝庫信息，以及獲得優(yōu)化，以及獲得優(yōu)化綜合的綜合的諸多約束條件信息諸多約束條件信息；根據；根據工藝庫和約束條件信息工藝

9、庫和約束條件信息，將，將VHDLVHDL程序轉化成電路實現的相關信息程序轉化成電路實現的相關信息。14在EDA技術中，自頂向下的設計方法的重要意義是什么技術中，自頂向下的設計方法的重要意義是什么答：在答：在EDAEDA技術應用中，技術應用中，自頂向下自頂向下的設計方法，就是在整個設計流程中各設計環(huán)節(jié)的設計方法，就是在整個設計流程中各設計環(huán)節(jié)逐步求精逐步求精的過程。的過程。15IP在EDA技術的應用和發(fā)展中的意義是什么技術的應用和發(fā)展中的

10、意義是什么答：答：IPIP核具有規(guī)范的接口協議，良好的核具有規(guī)范的接口協議，良好的可移植可移植與可測試性可測試性，為系統(tǒng)開發(fā)提供了，為系統(tǒng)開發(fā)提供了可靠的保證可靠的保證。第二章第二章21敘述敘述EDA的FPGACPLD設計流程設計流程。P13~16答：答：1.1.設計輸入設計輸入(原理圖原理圖HDLHDL文本編輯文本編輯)；2.2.綜合綜合；3.3.適配適配；4.4.時序仿真與功能仿真時序仿真與功能仿真；5.5.編程下載編程下載；6.6

11、.硬件測硬件測試。22IP是什么是什么IP與EDA技術的關系是什么技術的關系是什么P24~26IP是什么是什么答：答：IPIP是知識產權核或知識產權模塊，是知識產權核或知識產權模塊，用于用于ASICASIC或FPGACPLDFPGACPLD中的預先設計好的電路功能模中的預先設計好的電路功能模塊。IP與EDA技術的關系是什么技術的關系是什么答：答：IP在EDAEDA技術開發(fā)中具有十分重要的地位；與技術開發(fā)中具有十分重要的地位；與EDA技術

12、的關系分有技術的關系分有軟IP、固IP、硬IP：軟IPIP是用是用VHDLVHDL等硬件描述語言描述的功能塊等硬件描述語言描述的功能塊，并不涉及用什么具體電路元件實現這些功能；，并不涉及用什么具體電路元件實現這些功能；軟IPIP通常是以硬件描述語言通常是以硬件描述語言HDLHDL源文件的形式出現。源文件的形式出現。固IPIP是完成了綜合的功能塊是完成了綜合的功能塊，具有較大的設計深度，以，具有較大的設計深度，以網表文件的形式提交客戶使用

13、表文件的形式提交客戶使用。硬IPIP提供設計的最終階段產品提供設計的最終階段產品：掩模。：掩模。23敘述敘述ASIC的設計方法。的設計方法。P18~19答：答：ASICASIC設計方法設計方法按版圖結構及制造方法分有按版圖結構及制造方法分有半定制半定制(Semicustom)(Semicustom)和全定制全定制(Fullcustom)(Fullcustom)兩種實現方法。兩種實現方法。全定制方法是一種全定制方法是一種基于晶體管基于晶體

14、管級的，級的，手工手工設計版圖的制造方法。設計版圖的制造方法。半定制法是一種半定制法是一種約束性約束性設計方式，約束的目的是簡化設計，縮短設計周期，降低設計成本，提高設計正確設計方式，約束的目的是簡化設計，縮短設計周期，降低設計成本，提高設計正確率。半定制法按邏輯實現的方式不同，可再分為率。半定制法按邏輯實現的方式不同，可再分為門陣列法門陣列法、標準單元法標準單元法和可編程邏輯器件法可編程邏輯器件法。第四章第四章4141：畫出與下例實體

15、描述對應的原理圖符號元件：：畫出與下例實體描述對應的原理圖符號元件：ENTITYENTITYbuf3sbuf3sISIS實體實體1：三態(tài)緩沖器：三態(tài)緩沖器PTPT(input(input:ININSTD_LOGICSTD_LOGIC輸入端輸入端enableenable:ININSTD_LOGICSTD_LOGIC使能端使能端outputoutput:OUTOUTSTD_LOGICSTD_LOGIC)輸出端輸出端ENDENDbuf3xbu

16、f3xENTITYENTITYmux21mux21ISIS實體實體2：2選1多路選擇器多路選擇器PTPT(in0(in0in1in1selsel:ININSTD_LOGICSTD_LOGICoutputoutput:OUTOUTSTD_LOGIC)STD_LOGIC)41.41.答案答案42.42.圖330330所示的是所示的是4選1多路選擇器，試分別用多路選擇器，試分別用IF_THENIF_THEN語句和語句和CASECASE語句的表

17、達方式寫出此電路的語句的表達方式寫出此電路的VHDLVHDL程序。選擇控制的信號序。選擇控制的信號s1s1和s0s0的數據類型為的數據類型為STD_LOGIC_VECTSTD_LOGIC_VECT；當；當s1=0s1=0，s0=0s0=0；s1=0s1=0，s0=1s0=1；s1=1s1=1，s0=0s0=0和s1=1s1=1，s0=1s0=1分別執(zhí)行分別執(zhí)行y=ay=a、y=by=b、y=cy=c、y=dy=d。42.42.答案答案L

18、IBRARYLIBRARYIEEEIEEEUSEUSEIEEE.STD_LOGIC_1164.ALLIEEE.STD_LOGIC_1164.ALLENTITYENTITYMUX41MUX41ISISPT(s:INPT(s:INSTD_LOGIC_VECT(1STD_LOGIC_VECT(1DOWNTODOWNTO0)0)輸入選擇信號輸入選擇信號abcd:INabcd:INSTD_LOGICSTD_LOGIC輸入信號輸入信號y:OUTy:

19、OUTSTD_LOGIC)STD_LOGIC)輸出端輸出端ENDENDENTITYENTITYARCHITECTUREARCHITECTUREARTARTOFOFMUX41MUX41ISISBEGINBEGINPROCESS(s)PROCESS(s)BEGINBEGINIFIF(S=“00“)(S=“00“)THENTHENy=ay=aELSIFELSIF(S=“01“)(S=“01“)THTHENENy=by=bELSIFELSIF(

20、S=“10“)(S=“10“)THTHENENy=cy=cELSIFELSIF(S=“11“)(S=“11“)THTHENENy=dy=dELSEELSEy=NULLy=NULLENDENDIFIFEDNEDNPROCESSPROCESSENDENDARTARTLIBRARYLIBRARYIEEEIEEEUSEUSEIEEE.STD_LOGIC_1164.ALLIEEE.STD_LOGIC_1164.ALLENTITYENTITYMUX