eda技術(shù)實(shí)用教程習(xí)題答案

1、EDAEDA技術(shù)實(shí)用教程技術(shù)實(shí)用教程第一章第一章11EDA技術(shù)與技術(shù)與ASIC設(shè)計(jì)和設(shè)計(jì)和FPGA開發(fā)有什么關(guān)系開發(fā)有什么關(guān)系答：利用答：利用EDAEDA技術(shù)技術(shù)進(jìn)行進(jìn)行電子系統(tǒng)設(shè)計(jì)電子系統(tǒng)設(shè)計(jì)的最后目標(biāo)是完成的最后目標(biāo)是完成專用集成電路專用集成電路ASICASIC的設(shè)計(jì)和實(shí)現(xiàn)的設(shè)計(jì)和實(shí)現(xiàn)；FPGAFPGA和CPLDCPLD是實(shí)是實(shí)現(xiàn)這一途徑的現(xiàn)這一途徑的主流器件主流器件。FPGAFPGA和CPLDCPLD通常也被稱為通常也被稱為可編程

2、專用可編程專用ICIC，或，或可編程可編程ASICASIC。FPGAFPGA和CPLDCPLD的應(yīng)用是的應(yīng)用是EDAEDA技術(shù)有機(jī)融合軟硬件電子設(shè)計(jì)技術(shù)、技術(shù)有機(jī)融合軟硬件電子設(shè)計(jì)技術(shù)、SoCSoC（片上系統(tǒng)）和（片上系統(tǒng)）和ASICASIC設(shè)計(jì)，以及對(duì)自動(dòng)設(shè)計(jì)與自動(dòng)實(shí)現(xiàn)最典型的詮釋。設(shè)計(jì)，以及對(duì)自動(dòng)設(shè)計(jì)與自動(dòng)實(shí)現(xiàn)最典型的詮釋。12與軟件描述語言相比，與軟件描述語言相比，VHDL有什么特點(diǎn)有什么特點(diǎn)答：編譯器將軟件程序翻譯成基于某種特定

3、答：編譯器將軟件程序翻譯成基于某種特定CPUCPU的機(jī)器代碼，這種代碼僅限于這種的機(jī)器代碼，這種代碼僅限于這種CPUCPU而不能移植，并且機(jī)而不能移植，并且機(jī)器代碼不代表硬件結(jié)構(gòu)，更不能改變器代碼不代表硬件結(jié)構(gòu)，更不能改變CPUCPU的硬件結(jié)構(gòu)，只能被動(dòng)地為其特定的硬件電路結(jié)構(gòu)所利用。的硬件結(jié)構(gòu)，只能被動(dòng)地為其特定的硬件電路結(jié)構(gòu)所利用。綜合器綜合器將VHDLVHDL程序轉(zhuǎn)化程序轉(zhuǎn)化的目標(biāo)是底層的電路結(jié)構(gòu)的目標(biāo)是底層的電路結(jié)構(gòu)網(wǎng)表文件網(wǎng)表

4、文件，這種滿足，這種滿足VHDLVHDL設(shè)計(jì)程序功能描述的電路結(jié)構(gòu)，不依賴于任何特設(shè)計(jì)程序功能描述的電路結(jié)構(gòu)，不依賴于任何特定硬件環(huán)境；具有相對(duì)獨(dú)立性。綜合器在將定硬件環(huán)境；具有相對(duì)獨(dú)立性。綜合器在將VHDL(VHDL(硬件描述語言硬件描述語言)表達(dá)的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過程表達(dá)的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過程中，具有明顯的中，具有明顯的能動(dòng)性和創(chuàng)造性能動(dòng)性和創(chuàng)造性，它不是機(jī)械的一一對(duì)應(yīng)式的“翻譯”，它不是機(jī)械的一一對(duì)

5、應(yīng)式的“翻譯”，而是根據(jù)設(shè)計(jì)庫(kù)、工藝庫(kù)以及預(yù)先設(shè)置的，而是根據(jù)設(shè)計(jì)庫(kù)、工藝庫(kù)以及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計(jì)。各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計(jì)。l3什么是綜合什么是綜合有哪些類型有哪些類型綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么什么是綜合什么是綜合答：在電子設(shè)計(jì)領(lǐng)域中綜合的概念可以表示為：將答：在電子設(shè)計(jì)領(lǐng)域中綜合的概念可以表示為：將用行為和功能層次表達(dá)的電子系統(tǒng)用行

6、為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為轉(zhuǎn)換為低層次層次的便于的便于具體實(shí)現(xiàn)的模塊組合裝配具體實(shí)現(xiàn)的模塊組合裝配的過程。的過程。有哪些類型有哪些類型答：答：(1)(1)從自然語言轉(zhuǎn)換到從自然語言轉(zhuǎn)換到VHDLVHDL語言算法表示，即語言算法表示，即自然語言綜合自然語言綜合。(2)(2)從算法表示轉(zhuǎn)換到寄存器從算法表示轉(zhuǎn)換到寄存器傳輸級(jí)傳輸級(jí)(RegisterTranspt(RegisterTransptLevelLevel，RTL)RTL)，即

7、從行為域到結(jié)構(gòu)域的綜合，即，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合行為綜合。(3)(3)從RTLRTL級(jí)表示轉(zhuǎn)換到邏級(jí)表示轉(zhuǎn)換到邏輯門輯門(包括觸發(fā)器包括觸發(fā)器)的表示，即的表示，即邏輯綜合邏輯綜合。(4)(4)從邏輯門表示轉(zhuǎn)換到版圖表示從邏輯門表示轉(zhuǎn)換到版圖表示(ASIC(ASIC設(shè)計(jì)設(shè)計(jì))，或轉(zhuǎn)換到，或轉(zhuǎn)換到FPGAFPGA的配置網(wǎng)的配置網(wǎng)表文件，可稱為表文件，可稱為版圖綜合或結(jié)構(gòu)綜合版圖綜合或結(jié)構(gòu)綜合。綜合在電子設(shè)計(jì)自動(dòng)化中的地位是

8、什么綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么答：是核心地位（見圖答：是核心地位（見圖1313）。綜合器具有更復(fù)雜的工作環(huán)境，綜合。綜合器具有更復(fù)雜的工作環(huán)境，綜合器在接受器在接受VHDLVHDL程序并準(zhǔn)備對(duì)其綜合前，必須獲得與最終實(shí)現(xiàn)設(shè)計(jì)電路硬件特征相關(guān)的程序并準(zhǔn)備對(duì)其綜合前，必須獲得與最終實(shí)現(xiàn)設(shè)計(jì)電路硬件特征相關(guān)的工藝庫(kù)信息工藝庫(kù)信息，以及獲得優(yōu)化，以及獲得優(yōu)化綜合的綜合的諸多約束條件信息諸多約束條件信息；根據(jù)；根據(jù)工藝庫(kù)和約束條件信息工藝

9、庫(kù)和約束條件信息，將，將VHDLVHDL程序轉(zhuǎn)化成電路實(shí)現(xiàn)的相關(guān)信息程序轉(zhuǎn)化成電路實(shí)現(xiàn)的相關(guān)信息。14在EDA技術(shù)中，自頂向下的設(shè)計(jì)方法的重要意義是什么技術(shù)中，自頂向下的設(shè)計(jì)方法的重要意義是什么答：在答：在EDAEDA技術(shù)應(yīng)用中，技術(shù)應(yīng)用中，自頂向下自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精逐步求精的過程。的過程。15IP在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么技術(shù)的應(yīng)用和發(fā)展中的

10、意義是什么答：答：IPIP核具有規(guī)范的接口協(xié)議，良好的核具有規(guī)范的接口協(xié)議，良好的可移植可移植與可測(cè)試性可測(cè)試性，為系統(tǒng)開發(fā)提供了，為系統(tǒng)開發(fā)提供了可靠的保證可靠的保證。第二章第二章21敘述敘述EDA的FPGACPLD設(shè)計(jì)流程設(shè)計(jì)流程。P13~16答：答：1.1.設(shè)計(jì)輸入設(shè)計(jì)輸入(原理圖原理圖HDLHDL文本編輯文本編輯)；2.2.綜合綜合；3.3.適配適配；4.4.時(shí)序仿真與功能仿真時(shí)序仿真與功能仿真；5.5.編程下載編程下載；6.6

11、.硬件測(cè)硬件測(cè)試。22IP是什么是什么IP與EDA技術(shù)的關(guān)系是什么技術(shù)的關(guān)系是什么P24~26IP是什么是什么答：答：IPIP是知識(shí)產(chǎn)權(quán)核或知識(shí)產(chǎn)權(quán)模塊，是知識(shí)產(chǎn)權(quán)核或知識(shí)產(chǎn)權(quán)模塊，用于用于ASICASIC或FPGACPLDFPGACPLD中的預(yù)先設(shè)計(jì)好的電路功能模中的預(yù)先設(shè)計(jì)好的電路功能模塊。IP與EDA技術(shù)的關(guān)系是什么技術(shù)的關(guān)系是什么答：答：IP在EDAEDA技術(shù)開發(fā)中具有十分重要的地位；與技術(shù)開發(fā)中具有十分重要的地位；與EDA技術(shù)

12、的關(guān)系分有技術(shù)的關(guān)系分有軟IP、固IP、硬IP：軟IPIP是用是用VHDLVHDL等硬件描述語言描述的功能塊等硬件描述語言描述的功能塊，并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能；，并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能；軟IPIP通常是以硬件描述語言通常是以硬件描述語言HDLHDL源文件的形式出現(xiàn)。源文件的形式出現(xiàn)。固IPIP是完成了綜合的功能塊是完成了綜合的功能塊，具有較大的設(shè)計(jì)深度，以，具有較大的設(shè)計(jì)深度，以網(wǎng)表文件的形式提交客戶使用

13、表文件的形式提交客戶使用。硬IPIP提供設(shè)計(jì)的最終階段產(chǎn)品提供設(shè)計(jì)的最終階段產(chǎn)品：掩模。：掩模。23敘述敘述ASIC的設(shè)計(jì)方法。的設(shè)計(jì)方法。P18~19答：答：ASICASIC設(shè)計(jì)方法設(shè)計(jì)方法按版圖結(jié)構(gòu)及制造方法分有按版圖結(jié)構(gòu)及制造方法分有半定制半定制(Semicustom)(Semicustom)和全定制全定制(Fullcustom)(Fullcustom)兩種實(shí)現(xiàn)方法。兩種實(shí)現(xiàn)方法。全定制方法是一種全定制方法是一種基于晶體管基于晶體

14、管級(jí)的，級(jí)的，手工手工設(shè)計(jì)版圖的制造方法。設(shè)計(jì)版圖的制造方法。半定制法是一種半定制法是一種約束性約束性設(shè)計(jì)方式，約束的目的是簡(jiǎn)化設(shè)計(jì)，縮短設(shè)計(jì)周期，降低設(shè)計(jì)成本，提高設(shè)計(jì)正確設(shè)計(jì)方式，約束的目的是簡(jiǎn)化設(shè)計(jì)，縮短設(shè)計(jì)周期，降低設(shè)計(jì)成本，提高設(shè)計(jì)正確率。半定制法按邏輯實(shí)現(xiàn)的方式不同，可再分為率。半定制法按邏輯實(shí)現(xiàn)的方式不同，可再分為門陣列法門陣列法、標(biāo)準(zhǔn)單元法標(biāo)準(zhǔn)單元法和可編程邏輯器件法可編程邏輯器件法。第四章第四章4141：畫出與下例實(shí)體

15、描述對(duì)應(yīng)的原理圖符號(hào)元件：：畫出與下例實(shí)體描述對(duì)應(yīng)的原理圖符號(hào)元件：ENTITYENTITYbuf3sbuf3sISIS實(shí)體實(shí)體1：三態(tài)緩沖器：三態(tài)緩沖器PTPT(input(input:ININSTD_LOGICSTD_LOGIC輸入端輸入端enableenable:ININSTD_LOGICSTD_LOGIC使能端使能端outputoutput:OUTOUTSTD_LOGICSTD_LOGIC)輸出端輸出端ENDENDbuf3xbu

16、f3xENTITYENTITYmux21mux21ISIS實(shí)體實(shí)體2：2選1多路選擇器多路選擇器PTPT(in0(in0in1in1selsel:ININSTD_LOGICSTD_LOGICoutputoutput:OUTOUTSTD_LOGIC)STD_LOGIC)41.41.答案答案42.42.圖330330所示的是所示的是4選1多路選擇器，試分別用多路選擇器，試分別用IF_THENIF_THEN語句和語句和CASECASE語句的表

17、達(dá)方式寫出此電路的語句的表達(dá)方式寫出此電路的VHDLVHDL程序。選擇控制的信號(hào)序。選擇控制的信號(hào)s1s1和s0s0的數(shù)據(jù)類型為的數(shù)據(jù)類型為STD_LOGIC_VECTSTD_LOGIC_VECT；當(dāng)；當(dāng)s1=0s1=0，s0=0s0=0；s1=0s1=0，s0=1s0=1；s1=1s1=1，s0=0s0=0和s1=1s1=1，s0=1s0=1分別執(zhí)行分別執(zhí)行y=ay=a、y=by=b、y=cy=c、y=dy=d。42.42.答案答案L

18、IBRARYLIBRARYIEEEIEEEUSEUSEIEEE.STD_LOGIC_1164.ALLIEEE.STD_LOGIC_1164.ALLENTITYENTITYMUX41MUX41ISISPT(s:INPT(s:INSTD_LOGIC_VECT(1STD_LOGIC_VECT(1DOWNTODOWNTO0)0)輸入選擇信號(hào)輸入選擇信號(hào)abcd:INabcd:INSTD_LOGICSTD_LOGIC輸入信號(hào)輸入信號(hào)y:OUTy:

19、OUTSTD_LOGIC)STD_LOGIC)輸出端輸出端ENDENDENTITYENTITYARCHITECTUREARCHITECTUREARTARTOFOFMUX41MUX41ISISBEGINBEGINPROCESS(s)PROCESS(s)BEGINBEGINIFIF(S=“00“)(S=“00“)THENTHENy=ay=aELSIFELSIF(S=“01“)(S=“01“)THTHENENy=by=bELSIFELSIF(

20、S=“10“)(S=“10“)THTHENENy=cy=cELSIFELSIF(S=“11“)(S=“11“)THTHENENy=dy=dELSEELSEy=NULLy=NULLENDENDIFIFEDNEDNPROCESSPROCESSENDENDARTARTLIBRARYLIBRARYIEEEIEEEUSEUSEIEEE.STD_LOGIC_1164.ALLIEEE.STD_LOGIC_1164.ALLENTITYENTITYMUX