課程設計---4位二進制全加器全減器

1、<p>　　組合邏輯電路課程設計之——</p><p>　　4位二進制全加器/全減器</p><p><b>　　課程設計題目要求：</b></p><p>　　使用74LS283構成4位二進制全加\全減器。</p><p>　　具體要求：1）列出真值表；</p><p><b&g

2、t;　　2）畫出邏輯圖；</b></p><p>　　3）用Verilog HDL進行仿真。</p><p><b>　　摘要</b></p><p>　　加法器是數字系統(tǒng)中的基本邏輯器件。例如：為了節(jié)省資源，減法器和硬件乘法器都可由加法器來構成。但寬位加法器的設計是很耗費資源的，因此在實際的設計和相關系統(tǒng)的開發(fā)中需要注意資源的利用

3、率和進位速度等兩方面問題。多為加法器的構成有兩種方式：并行進位和串行進位方式。并行進位加法器設有并行進位產生邏輯，運行速度快；串行進位方式是將全加器級聯(lián)構成多位加法器。通常，并行加法器比串行加法器的資源占用差距也會越來越大。</p><p>　　本文將采用4位二進制并行加法器作為折中選擇，所選加法器為74LS283，74LS283是4位二進制先行進位加法器，它只用了幾級邏輯來形成和及進位輸出，由其構成4位二進制全

4、加器；而四位的全減器可以用加法器簡單的改造而來。</p><p>　　采用Verilog HDL對四位的全加器-全減器進行仿真。</p><p><b>　　關鍵字</b></p><p>　　74LS283，全加器，并行進位，串行進位，全減器，Verilog HDL仿真</p><p><b>　　總電路設計

5、</b></p><p><b>　　一、硬件電路的設計</b></p><p>　　該4位二進制全加器以74LS283（圖1）為核心，采用先行進位方式，極大地提高了電路運行速度，下面是對4位全加器電路設計的具體分析。</p><p><b>　　圖1</b></p><p><b

6、>　　1）全加器</b></p><p>　　全加器是針對多于一位的操作數相加，必須提供位與位之間的進位而設計的一種加法器，具有廣泛而重要的應用。其除有加數位X和Y，還有來自低位的進位輸入CIN，和輸出S（全加和）與COUT（送給高位的進位），滿足下面等式：</p><p>　　其中，如果輸入有奇數個1，則S為1；如果輸入有2個或2個以上的1，則COUT為1。實現(xiàn)全加器等

7、式的電路如圖3所示，邏輯符號見下</p><p>　　圖2 </p><p><b>　　圖3</b></p><p><b>　　四位二進制加法器</b></p><p>　　a) 串行進位加法器

8、</p><p>　　四位二進制加法器可以采用4個一位全加器及連成串行進位加法器，其實現(xiàn)框圖如下</p><p><b>　　輸入：</b></p><p>　　Input： A3A2A1A0 加數輸入</p><p>　　B3B2B1B0加數輸入</p><p>　　C0

9、 進位輸入（CIN)</p><p><b>　　輸出：</b></p><p>　　Output S3S2S1S0 和數輸出</p><p>　　C4 進位輸出 (COUT)</p><p>　　b）超前位鏈結構加法器</p><p

10、>　　令 產生進位 產生傳輸信號</p><p>　　四位全加器的進位鏈邏輯可以表示為如下：</p><p>　　根據上面對加法器的具體分析，下面給出的是4位二進制全加器的部分真值表：</p><p>　　下面是74LS283四位二進制全加器的邏輯電路圖：</p><p>　　以上部分是對4位二進制全加器電路硬件的詳細設計。</

11、p><p><b>　　全減器</b></p><p>　　全減器有兩種構造方法</p><p><b>　　方法一：</b></p><p>　　全減器處理二進制算法的一位，其輸入位為X（被減數），Y（減數）和BIN（借位輸入），其輸出位為D(差)和BOUT（借位輸入）。根據二進制減法表，可以寫出如下

12、等式：</p><p>　　D=X○○○YBIN</p><p>　　BOUT=X’* Y + X’* BIN + BIN</p><p>　　這些等式非常類似于全加器中的等式，應該不足為奇。所以我們可以按照全加器的構成思路來構造全減器。</p><p><b>　　方法二：</b></p><p&g

13、t;　　根據二進制補碼的減法運算，X-Y可以通過加法操作來完成，也就是說，可以通過把Y的二進制補碼加到X上來完成。Y的二進制補碼等于Y’+1，其中Y’等于Y的各個位取法。所以</p><p>　　X-Y=X +（-Y）= X +（Y’+1）</p><p>　　即全減器可以通過全加器來實現(xiàn)。</p><p>　　我們將74LS283的B口的四個輸入作如上圖的改動，添

14、加了一個選擇端select，通過他來控制是做加法運算還是減法運算。</p><p>　　做減法運算Select=1時各個與非門的輸出與輸入相反，達到了去反的目的,此時cin=1，從而實現(xiàn)了減法功能。</p><p>　　做加法運算Select=0時各個與非門的輸出與輸入相同，達到了保持不變目的,此時cin=外部輸入，從而實現(xiàn)了加法功能。</p><p>　　全減器的

15、真值表（利用74ls283構成）</p><p>　　所以總的邏輯電路圖如下</p><p>　　總的真值表：即將全加器真值表和全減器真值表合成而得，此處省略。</p><p><b>　　軟件程序的設計</b></p><p>　　本設計采用Verilog HDL語言的所設計的4位二進制全加器進行仿真，下面是具體的Ve

16、rilog HDL程序：</p><p>　　第一步：建一VHD程序，半加器的。hadd_v.vhd library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity hadd_v is port(a,b: in

17、std_logic; s,c: out std_logic); end hadd_v; architecture a of hadd_v is signal temp: std_logic_vector(1 downto 0); begin temp<=('0'&A)+B;

18、 s<=temp(0); c<=temp(1); end a;編譯通過 第二步：建一VHD程序，全加器。fadd_v.vhd library ieee</p><p><b>　　結語</b></p><p>　　通過我們小組成員的共同努力，完成了由74LS283構成的4位二進制全加器的