基于NiosⅡ的同構(gòu)多核處理器設(shè)計與FPGA實現(xiàn).pdf

1、將多個處理器核集成到一塊芯片上以提高系統(tǒng)芯片的整體性能已經(jīng)成為下一代SoC(System On Chip)設(shè)計的發(fā)展趨勢，而各處理器核之間通信效率的提高又成為多處理器芯片設(shè)計的關(guān)鍵。
　　 目前的嵌入式多核處理器芯片設(shè)計多采用單總線結(jié)構(gòu)，各處理器核之間相互獨立，而隨著系統(tǒng)中模塊數(shù)目的增加，各模塊之間的通信效率隨之降低，進而影響系統(tǒng)的整體性能。針對這一問題，本文采用二級片上總線架構(gòu)，設(shè)計了一款同構(gòu)多核處理器芯片，并提出了一種新的處

2、理器核間通信機制，通過這一機制實現(xiàn)了各處理器核之間的高效通信，提高了嵌入式多核處理器芯片的整體性能。本設(shè)計基于IP復(fù)用技術(shù)，具有兩級總線架構(gòu)：局部總線負責(zé)處理器核與局部存儲器之間的通信；全局總線實現(xiàn)處理器核對共享模塊的訪問，兩層總線通過總線橋連接。本設(shè)計由四個局部處理器子系統(tǒng)和共享模塊（共享存儲器、通信控制器、資源管理器）組成，每個處理器子系統(tǒng)具有相同結(jié)構(gòu)，包括處理器核與局部存儲器。處理器核通過訪問通信控制器對其他處理器核發(fā)起通信請求，

3、本文采用固定優(yōu)先級法設(shè)置通信優(yōu)先級。各處理器核之間采用主從方式進行任務(wù)調(diào)度。系統(tǒng)通過資源管理器對共享模塊進行管理，從而解決了各處理器核對共享模塊訪問的沖突問題。
　　 本設(shè)計使用VHDL語言在Altera公司Stratix-Ⅱ系列的EP2S130型號的FPGA中實現(xiàn)，并對兩級總線和各模塊進行了功能仿真。與同類芯片相比，由于該款處理器的層級結(jié)構(gòu)和獨特的運行機制使其在具有多任務(wù)和并行性的同時，具有較高的通信效率，并且對外部事件響應(yīng)的