用于大規(guī)模集成電路設(shè)計(jì)的多級(jí)固定邊框布局規(guī)劃.pdf

1、隨著納米技術(shù)的飛速發(fā)展，集成電路的設(shè)計(jì)規(guī)模迅速增大，硬件設(shè)計(jì)作為集成電路設(shè)計(jì)流程的一部分，同樣無法避免地變得日益困難起來。一方面，多級(jí)設(shè)計(jì)框架已經(jīng)漸漸取代了傳統(tǒng)平面設(shè)計(jì)框架和分塊設(shè)計(jì)框架，成為當(dāng)今處理大規(guī)模電路布圖規(guī)劃問題的主流方法。另一方面，現(xiàn)代超大規(guī)模集成電路設(shè)計(jì)是基于固定邊框布圖規(guī)劃設(shè)計(jì)而不是原來的可變邊框設(shè)計(jì)。所以，我們需要?jiǎng)?chuàng)新且高效的方法來處理大規(guī)模電路的硬件設(shè)計(jì)問題。 本文針對(duì)微電子產(chǎn)業(yè)的發(fā)展形勢(shì)，結(jié)合新的設(shè)計(jì)需求，

2、提出一種V型多級(jí)不可分割固定邊框布圖規(guī)劃算法來處理大規(guī)模集成電路的布圖規(guī)劃問題，我們稱之為多級(jí)IARFP算法(Multilevel Insertion After Remove Floorplanning)。多級(jí)IARFP算法在滿足電路預(yù)置的面積邊框限制的前提下，追求在較短計(jì)算機(jī)時(shí)間消耗內(nèi)最短布線的布局規(guī)劃設(shè)計(jì)結(jié)果。 另外，本文還提出一種多級(jí)序列對(duì)(Multilevel Sequence Pair)表示方法來輔助論文中所提出的多

3、級(jí)布圖規(guī)劃算法的實(shí)現(xiàn)。多級(jí)序列對(duì)表示方法是經(jīng)典表示方法序列對(duì)(Sequence Pair)表示的一種多級(jí)擴(kuò)展，它繼承了平面序列對(duì)表示方法中著重考慮線長(zhǎng)目標(biāo)這一特點(diǎn)，使最后的布圖規(guī)劃結(jié)果的線長(zhǎng)消耗得到很大程度的優(yōu)化。 本論文對(duì)于提出的算法進(jìn)行了仿真實(shí)驗(yàn)，將多級(jí)IARFP算法和平面IARFP算法的運(yùn)行結(jié)果進(jìn)行了比較。結(jié)果顯示，對(duì)于模塊數(shù)量規(guī)模較大的公共實(shí)例prmy1，cb37和prmy2，本多級(jí)算法能夠僅在平均39.8％的時(shí)間消耗中