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文檔簡介
1、為了充分開發(fā)程序的指令級并行性以提高每周期完成指令數,當今的高性能超標量處理器普遍采用了較大的發(fā)射寬度。然而,隨著處理器發(fā)射寬度的增大,流水線中物理寄存器組、指令發(fā)射邏輯和旁路邏輯等一些關鍵部件的硬件復雜度迅速增加,導致連線長度和延遲時間也隨之增大,特別是當工藝線寬越來越小時,連線延遲成為阻礙處理器性能提高的瓶頸。另外,功耗和面積也隨發(fā)射寬度增大呈平方趨勢上升。可見,在傳統(tǒng)的超標量處理器結構基礎上簡單地增大發(fā)射寬度需要較大的代價。而通過
2、將這些關鍵部件分簇,每個簇只需支持較小的發(fā)射寬度能夠改善延遲、功耗和面積等問題,由于流水線發(fā)射寬度為各簇發(fā)射寬度的總和,所以分簇不會減少總的發(fā)射寬度。
本論文完成了一個64位11級流水線的分簇超標量處理器的設計。論文設計了包括復合分支預測、重命名等技術的高性能處理器前端,高準確度的分支預測器能夠減少分支誤預測對流水線性能的影響,而重命名技術能夠去除指令間的偽相關,充分開發(fā)指令級并行度。另外,設計了分簇的處理器后端,分簇設計考慮
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