基于遺傳—折疊計數的低功耗確定BIST研究.pdf

1、集成電路的發(fā)展在降低芯片制造成本和加快芯片投放市場速度的同時，增加了測試難度?？蓽y性設計技術的發(fā)展，尤其是內建自測試技術的出現，簡化了芯片測試過程，卻又使得降低芯片測試功耗成為測試開發(fā)的主要目標之一。芯片測試功耗主要取決于供電電壓、時鐘頻率和電路中的翻轉活動三方面。如果為了降低功耗而減少供電電壓或時鐘頻率，又會增加測試時間，影響測試效率，并會使得一些在高頻測試下才能顯現的故障難以被測出。因此惟有減少測試期間電路中的翻轉活動才是降低測試功

2、耗最可行的途徑。 目前面向低功耗內建自測試的研究主要有低功耗測試向量生成技術、改進掃描鏈結構、設計掃描單元和電路分割技術等。本文主要對低功耗測試向量生成技術進行研究。針對BIST確定測試的功耗問題，研究優(yōu)化算法和確定測試的“存儲與生成”技術，主要從設計向量排序優(yōu)化算法和改進向量生成電路兩方面實現低功耗。在向量排序優(yōu)化策略的選擇上，由于遺傳演化方法使用概率搜索技術，更有利于全局優(yōu)化，因此本文采用遺傳算法對測試向量進行優(yōu)化排序。在減

3、少被測電路翻轉的遺傳算法基礎上，本文增加對減少ATPG電路翻轉的考慮，設計了雙目標優(yōu)化遺傳算法。根據實際運算的需要，設計了與測試向量等值的十進制整數編碼；設計了相應的雙目標適應度評價函數以及選擇、變異和交叉概率。在改進向量生成電路方面，本文ATPG電路采用了折疊計數思想，改進傳統折疊計數方法以提高向量相關性，并改進相應的ATPG電路，對優(yōu)化后的向量進行不重播種的測試向量生成，從而減少被測電路和ATPG電路的翻轉，以盡可能降低功耗。最后，