Viterbi譯碼器的硬件設(shè)計(jì).pdf

1、Viterbi譯碼算法是一種最大似然譯碼算法,是一種最佳的概率譯碼方法。從理論上看,Viterbi譯碼算法基本解決了卷積碼的譯碼問題,它相比于卷積碼其它的譯碼算法運(yùn)算量小而且延時(shí)固定,適合于VLSI實(shí)現(xiàn)。Viterbi譯碼器的傳統(tǒng)實(shí)現(xiàn)方法在度量存儲(chǔ)和路徑存儲(chǔ)等方面都存在硬件資源開銷大的問題,如何在滿足譯碼速度的前提下盡可能的減小硬件開銷具有現(xiàn)實(shí)的研究意義。本課題以FPGA為硬件平臺(tái),對(duì)Viterbi譯碼的算法進(jìn)行研究,結(jié)合當(dāng)前國內(nèi)外的最

2、新研究成果,探討Viterbi譯碼器結(jié)構(gòu)的方法,在確保譯碼器性能指標(biāo)的前提下,降低算法實(shí)現(xiàn)對(duì)硬件資源的要求,從而達(dá)到節(jié)省硬件資源,降低功耗的目的。本文首先介紹了卷積編碼和Viterbi譯碼的基本原理。分析了Viterbi譯碼器各個(gè)主要模塊的一些經(jīng)典算法,對(duì)這些算法的應(yīng)用特點(diǎn)進(jìn)行了比較。然后以FPGA為硬件平臺(tái),用VerilogHDL硬件描述語言在QuartusII軟件中完成譯碼器的設(shè)計(jì),在具體實(shí)現(xiàn)過程中對(duì)譯碼器的度量存儲(chǔ)、路徑存儲(chǔ)等算法

3、進(jìn)行優(yōu)化和改進(jìn),在滿足譯碼速度的同時(shí)降低硬件資源的消耗。在度量存儲(chǔ)電路的設(shè)計(jì)中,對(duì)現(xiàn)有的同址寫回算法進(jìn)行了改進(jìn)。在同址寫回中使用了狀態(tài)組,將多個(gè)狀態(tài)合并成一個(gè)狀態(tài)組進(jìn)行存取,從而減少了存儲(chǔ)器的數(shù)量和存儲(chǔ)的讀取次數(shù),簡化了路徑度量存取的控制電路。設(shè)計(jì)實(shí)現(xiàn)了基于單指針的路徑存儲(chǔ)電路,用一個(gè)存儲(chǔ)器完成了路徑的存儲(chǔ),節(jié)省了硬件資源。通過對(duì)度量的模歸一化,解決了度量溢出的同時(shí)減小數(shù)據(jù)字寬。最后在Matlab軟件中完成了譯碼算法的仿真,測試了譯碼算