Viterbi譯碼器的硬件設計.pdf

1、Viterbi譯碼算法是一種最大似然譯碼算法,是一種最佳的概率譯碼方法。從理論上看,Viterbi譯碼算法基本解決了卷積碼的譯碼問題,它相比于卷積碼其它的譯碼算法運算量小而且延時固定,適合于VLSI實現。Viterbi譯碼器的傳統(tǒng)實現方法在度量存儲和路徑存儲等方面都存在硬件資源開銷大的問題,如何在滿足譯碼速度的前提下盡可能的減小硬件開銷具有現實的研究意義。本課題以FPGA為硬件平臺,對Viterbi譯碼的算法進行研究,結合當前國內外的最

2、新研究成果,探討Viterbi譯碼器結構的方法,在確保譯碼器性能指標的前提下,降低算法實現對硬件資源的要求,從而達到節(jié)省硬件資源,降低功耗的目的。本文首先介紹了卷積編碼和Viterbi譯碼的基本原理。分析了Viterbi譯碼器各個主要模塊的一些經典算法,對這些算法的應用特點進行了比較。然后以FPGA為硬件平臺,用VerilogHDL硬件描述語言在QuartusII軟件中完成譯碼器的設計,在具體實現過程中對譯碼器的度量存儲、路徑存儲等算法

3、進行優(yōu)化和改進,在滿足譯碼速度的同時降低硬件資源的消耗。在度量存儲電路的設計中,對現有的同址寫回算法進行了改進。在同址寫回中使用了狀態(tài)組,將多個狀態(tài)合并成一個狀態(tài)組進行存取,從而減少了存儲器的數量和存儲的讀取次數,簡化了路徑度量存取的控制電路。設計實現了基于單指針的路徑存儲電路,用一個存儲器完成了路徑的存儲,節(jié)省了硬件資源。通過對度量的模歸一化,解決了度量溢出的同時減小數據字寬。最后在Matlab軟件中完成了譯碼算法的仿真,測試了譯碼算