一種12位流水線AD轉(zhuǎn)換器的核心模塊設(shè)計(jì).pdf

1、隨著CMOS技術(shù)的發(fā)展,片上系統(tǒng)(SoC)集成的功能模塊越來越多。高速高精度模數(shù)轉(zhuǎn)換器(ADC)作為模擬和數(shù)字的重要接口,廣泛被集成到移動(dòng)通信,高清視頻和數(shù)字信號(hào)處理等領(lǐng)域。流水線ADC在速度、功耗、精度和芯片面積之間可以取得良好的折中,而且結(jié)構(gòu)比較靈活,每級(jí)實(shí)現(xiàn)的位數(shù)可不同,非常適合系統(tǒng)集成和便攜電子設(shè)備的應(yīng)用。本文設(shè)計(jì)并實(shí)現(xiàn)了一種12位20MS/s的流水線ADC。
　　本文介紹了模數(shù)轉(zhuǎn)換器的基本原理、關(guān)鍵性能參數(shù),對(duì)比了幾種常

2、見的模數(shù)轉(zhuǎn)換器,并分析了流水線ADC的非理想因素后詳細(xì)介紹了流水線ADC的系統(tǒng)架構(gòu)和工作原理。本文所設(shè)計(jì)的流水線ADC系統(tǒng)結(jié)構(gòu)共九級(jí),第1級(jí)為3.5-bit,第2~9級(jí)為1.5-bit/級(jí),末級(jí)為3-bit的Flash ADC。完成了關(guān)鍵電路的設(shè)計(jì),包括前端采樣保持電路、第1級(jí)3.5bitMDAC、第2~9級(jí)1.5bit MDAC、4bit Flash ADC、延時(shí)對(duì)齊電路、時(shí)鐘產(chǎn)生電路及數(shù)字校正電路等。為了提高采樣保持電路的精度,采用

3、了高速高增益運(yùn)放結(jié)構(gòu),優(yōu)化了柵自舉開關(guān)等。在第一級(jí)3.5MDAC結(jié)構(gòu)中,優(yōu)化了3.5bit的傳輸函數(shù),增加了溢出判決功能,并減小了對(duì)本級(jí)電路的壓力。在采樣保持電路和第一級(jí)MDAC的信號(hào)通路上采用有驅(qū)動(dòng)能力的柵自舉開關(guān),減小了采樣保持電路的負(fù)載壓力,同時(shí)保證MDAC的采樣開關(guān)導(dǎo)通電阻基本保持恒定,從而提高了MDAC的線性度。根據(jù)逐級(jí)遞減技術(shù),設(shè)計(jì)了后續(xù)8級(jí)1.5-bit/級(jí)的MDAC。為了降低子ADC帶來的功耗,比較器采用全差分開關(guān)電容式

4、結(jié)構(gòu)。由于模擬容易受到數(shù)字電路的干擾,采用全定制辦法設(shè)計(jì)了延時(shí)對(duì)齊電路和數(shù)字校正電路等。
　　本文通過理論分析和電路的優(yōu)化設(shè)計(jì),基于GF0.18um標(biāo)準(zhǔn)CMOS工藝,利用Cadence Spectre等工具進(jìn)行仿真并完成版圖設(shè)計(jì)后流片。初步測(cè)試表明,本次設(shè)計(jì)的12-bit流水線ADC在20MS/s的采樣率下其SFDR為69.72dB,部分靜態(tài)測(cè)試表明其INL為+0.87/-0.077LSB,DNL為+0.55/-0.67LSB,E