高有效位數(shù)CMOS逐次逼近型模數(shù)轉(zhuǎn)換器研究.pdf

1、逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)具有結構簡單、面積小、功耗低、易集成等特點，因此在中等采樣速率、中至高等精度應用場合如醫(yī)療設備、精密儀表和工業(yè)成像等領域受到了廣泛的青睞。電容的匹配性是影響SAR ADC精度的最主要也是最棘手的因素，因此為了實現(xiàn)高精度的SAR ADC，就必須對電容的失配進行校準。傳統(tǒng)的校準方式都是由模擬電路來實現(xiàn)的，但這種技術成本高，且容易受到封裝時機械應力的影響。隨著CMOS工藝的不斷進步，數(shù)字電路在速度、面積和

2、集成度方面的優(yōu)勢日益顯著，數(shù)字校準已然成為現(xiàn)行校準技術的主流。
　　論文首先提出了一種12位低功耗的SAR ADC?；贛CS（混合開關時序），提出了一種新型的高效開關時序。所提出的新型開關時序?qū)?dummy電容利用上，采用LSB只打一邊的技術，使得在相同的采樣電容下多獲得一位的精度。同時分析了自舉開關的工作原理，介紹了一種動態(tài)比較器，著重分析了其失調(diào)電壓和噪聲性能。最后提出了一種新型的SAR邏輯控制技術，相比較于傳統(tǒng)的動態(tài)SAR

3、邏輯電路，本設計將SAR邏輯嵌入到接電容下級板的電平移位器中?？梢蕴嵘齋AR邏輯部分的速度，降低DAC控制邏輯的復雜度，并且可以降低單純數(shù)字電路的競爭與冒險的幾率。這些技術被應用到基于SMIC0.18μm1P6M CMOS工藝的不帶校準12位SAR ADC中。測試結果表明所提出的ADC在1.8V供電電壓、2MS/s的采用速率、奈奎斯特輸入信號頻率下能達到67.26dB的 SNDR。其 DNL為+0.66/-0.64 LSB，INL為+0

4、.75/-0.74LSB。且僅消耗183.3μW，從而其FOM值可以達到48.63fJ/conversion-step，其性能已經(jīng)接國際水準。
　　面向更高精度的應用，同樣基于SMIC0.18μm1P6M CMOS工藝提出了一種全數(shù)字前臺校準的16位1MS/s的SAR ADC。論文闡述了一種基于Sub-Radix-2的校準原理，詳細分析了對于sub-radix-2結構，給定一個電容失配，如何選擇radix值以及轉(zhuǎn)換次數(shù)的確定。并將

5、其應用到一種基于擾動校準的16位1M/s的SAR ADC中。隨后分析了其整體結構和校準網(wǎng)絡結構及原理，詳細闡述了校準模式整體電路的時序。并提出了一種新型的擾動電路，這種結構完全不需要額外的電容來實現(xiàn)注入擾動信號，它只是改變了已有的電容陣列中的第5位電容的下級板電壓切換的時序?？梢钥朔鹘y(tǒng)擾動電路的額外電路開銷，DAC的總電容的增加以及功耗的增加等問題。隨后，分析設計了一種帶失調(diào)消除技術的高速高精度的比較器。最后從設計方案、接口信號和模塊