嵌入式CPU的納米尺度SRAM設計研究.pdf

1、靜態(tài)隨機存儲器SRAM作為嵌入式IP應用的一類最主要的高速緩存，已經成為當前數字集成電路領域的一大研究熱點。隨著集成電路設計進入納米時代，工藝的進步對嵌入式SRAM的設計提出了新的挑戰(zhàn)。本文圍繞應用于32位嵌入式CPU的高性能低功耗SRAM設計展開了以下方面的研究：
　　 1．針對亞100納米工藝下參數的隨機變化引起器件失配而影響SRAM穩(wěn)定性的問題，本文采用蒙特卡羅模擬方法，調用SPICE模型分別對讀、寫、保持模式下的SRAM

2、進行失效統(tǒng)計分析，為納米尺度的SRAM設計提供了參考依據。
　　 2．與傳統(tǒng)費時、高成本的全定制設計方法不同，本文提出了一種全定制和半定制相結合的SRAM設計方法，對其中時序要求、電性能要求比較高的模塊采用自底向上的全定制方法設計，對數字邏輯模塊采用自頂向下的半定制方法設計。這種方法的設計周期短，開發(fā)成本低，而且擴展性好、工藝可移植性強。
　　 3．完成了一系列90nm工藝下自主嵌入式CPU的片上SRAM設計，建立了一個

3、適用于納米工藝的設計流程。率先在國內實現(xiàn)了納米工藝的SRAM定制設計，為65nm及以下工藝的SRAM設計奠定了堅實的基礎。
　　 4．本文深入分析了嵌入式存儲器在系統(tǒng)級的同步時序問題，提出了一種基于粒子群優(yōu)化(PSO)算法的有用時鐘偏差規(guī)劃方法。該方法在不改變電路結構的基礎上，采用慣性權重線性遞減的自適應PSO算法調整存儲器的有用時鐘偏差，并通過迭代不斷優(yōu)化組合邏輯的延時，從而減小時鐘周期。應用該算法對嵌入式CPU進行優(yōu)化計算，