納米工藝下高質(zhì)量時(shí)延測(cè)試方法研究.pdf

1、時(shí)延測(cè)試是檢驗(yàn)電路時(shí)序正確性的有效手段,作為集成電路測(cè)試的一個(gè)關(guān)鍵環(huán)節(jié),在芯片制造中被廣泛使用。國(guó)際半導(dǎo)體藍(lán)圖預(yù)測(cè)2020年集成電路特征尺寸將達(dá)到10納米,不斷提高的工作頻率使得時(shí)序性能對(duì)于芯片來(lái)說(shuō)越來(lái)越重要,時(shí)延測(cè)試的重要性不斷提升,尤其是高性能、高可靠性芯片對(duì)時(shí)延測(cè)試的測(cè)試質(zhì)量提出了更高的要求。然而傳統(tǒng)時(shí)延測(cè)試面臨著諸如工藝偏差、小時(shí)延缺陷、3D芯片結(jié)構(gòu)帶來(lái)的新挑戰(zhàn),這些突出的問(wèn)題都造成了時(shí)延測(cè)試質(zhì)量的下降,無(wú)法滿足納米工藝下集成電

2、路的測(cè)試需求。
　　 本文針對(duì)以上問(wèn)題,把冒險(xiǎn)和統(tǒng)計(jì)時(shí)序分析引入了時(shí)延測(cè)試,研究了提高小時(shí)延缺陷檢測(cè)效率的測(cè)試向量生成方法,有效地提高了工藝偏差條件下時(shí)延向量的測(cè)試質(zhì)量。同時(shí)研究了3D芯片時(shí)延測(cè)試和綁定優(yōu)化方法,解決了3D芯片中通路時(shí)延測(cè)試和綁定后成品率優(yōu)化的問(wèn)題,提高了立體結(jié)構(gòu)芯片時(shí)延測(cè)試的測(cè)試質(zhì)量。本文的主要貢獻(xiàn)如下:
　　 (1)提出了基于輸出違例概率的測(cè)試質(zhì)量評(píng)估標(biāo)準(zhǔn),在此基礎(chǔ)上提出了針對(duì)小時(shí)延缺陷的測(cè)試向量篩選

3、方法。小時(shí)延缺陷的存在會(huì)影響芯片的性能,帶來(lái)嚴(yán)重的可靠性問(wèn)題,傳統(tǒng)時(shí)延測(cè)試方法很難檢測(cè)到小時(shí)延缺陷。本文把冒險(xiǎn)引入了針對(duì)小時(shí)延缺陷測(cè)試質(zhì)量評(píng)估當(dāng)中,通過(guò)對(duì)傳統(tǒng)時(shí)延向量的準(zhǔn)確評(píng)估,篩選出能有效檢測(cè)小時(shí)延缺陷的高質(zhì)量測(cè)試向量。達(dá)到使用較低的計(jì)算復(fù)雜度生成高質(zhì)量時(shí)延向量的目的,實(shí)驗(yàn)結(jié)果證明本方案相比國(guó)際同類(lèi)方法可以更加快速的檢測(cè)到更多的小時(shí)延缺陷。
　　 (2)針對(duì)工藝偏差帶來(lái)的時(shí)延波動(dòng)問(wèn)題,提出了基于統(tǒng)計(jì)時(shí)序分析的時(shí)延向量測(cè)試生成方

4、法。通過(guò)對(duì)N檢測(cè)跳變向量集的動(dòng)態(tài)模擬生成:故障-向量-通路(Fault—Pattern—Path,FPP)矩陣,使用36和CPC原則對(duì)全電路進(jìn)行測(cè)試生成。該方法能夠保證對(duì)一個(gè)跳變時(shí)延故障的所有潛在長(zhǎng)通路的檢測(cè),從而最大程度的減少了時(shí)延缺陷的漏測(cè)。同時(shí)得益于全局故障和統(tǒng)計(jì)通路時(shí)延信息的加入,使得該方法能夠在容忍工藝偏差條件下,生成覆蓋全電路的高質(zhì)量時(shí)延向量集。實(shí)驗(yàn)結(jié)果表明只需在傳統(tǒng)跳變測(cè)試集基礎(chǔ)上增加50％的向量,就能保證對(duì)小時(shí)延缺陷的檢

5、測(cè)率達(dá)到93％以上。
　　 (3)針對(duì)3D芯片結(jié)構(gòu)特點(diǎn),提出了3D芯片通路時(shí)延測(cè)試和測(cè)量方法,并以此為基礎(chǔ)提出了以成品率為導(dǎo)向的時(shí)序敏感綁定優(yōu)化方法。對(duì)3D芯片的每一層施加可測(cè)性設(shè)計(jì)方案,提高子關(guān)鍵通路的可測(cè)性。在納米工藝下,工藝偏差會(huì)導(dǎo)致每一層上芯片時(shí)延性能出現(xiàn)較大的波動(dòng),3D芯片的成品率取決于綁定策略。本文依據(jù)每一層時(shí)延測(cè)試和測(cè)量的結(jié)果,提出分級(jí)綁定和嚙合綁定兩種綁定優(yōu)化方法,通過(guò)算法優(yōu)化達(dá)到提高3D芯片成品率的目的。在精確