容錯處理器陣列的重構算法.pdf

1、當今一個主要趨勢就是在一個芯片上集成大量的處理器，構成多核系統(tǒng)以實現高性能，而不是像過去那樣單純的依靠提高處理器的頻率。這些集成度很高的處理器陣列通過并行和特定指令優(yōu)化來解決當前日趨復雜的實際應用。集成度的日益增高和實際應用中的復雜環(huán)境，使得芯片在制造及后期使用中內部器件不可避免的發(fā)生故障。因此迫切需要高效的容錯技術來提高芯片的可靠性和延長設備的使用壽命。
　　 本文利用降階重構的方法，在處理器陣列的容錯方法方做了兩方面的內容:

2、一是提出了新的啟發(fā)式方法降低了兩種流行算法的重構費用;二是首次解決了包含開關故障的處理器陣列重構問題。
　　 現有算法都是在無故障處理單元的集合上進行重構的，而在選路約束下那些不能參與選路的無故障單元也參與了選路計算。本研究根據故障處理單元的分布，利用啟發(fā)式的方法快速識別和標記那些不能參與選路的無故障單元，從而縮減了重構問題的規(guī)模，降低了重構的費用。實驗結果表明，提出的算法能夠降低兩種流行重構算法的運行時間，最大可分別降低48％