基于片上時序監(jiān)測的動態(tài)電壓頻率調(diào)節(jié)系統(tǒng)設計.pdf

1、隨著集成電路的發(fā)展和人們對智能手持移動設備需求的不斷提高，功耗已經(jīng)成為了系統(tǒng)芯片(SystemonaChip，SoC)設計中的一項重要指標。特別是在先進工藝下的為了應對工藝、電壓、溫度因素的變化，傳統(tǒng)低功耗設計會保留一個較為保守的時序裕量以保證系統(tǒng)正確工作，這一時序裕量的存在導致了功耗的浪費。本文通過采用基于片上時序監(jiān)測的動態(tài)電壓頻率調(diào)節(jié)(DynamicVoltageFrequencyScaling，DVFS)技術來減小這一時序裕量降低

2、系統(tǒng)的功耗。
　　首先，本文針對片上時序監(jiān)測DVFS機制完成了一種雙采樣結構的片上時序監(jiān)測單元的設計。其次，為了實現(xiàn)對不同電壓和頻率下時序的有效監(jiān)測，本文采用了一種可調(diào)結構的復制關鍵路徑，其時序的設置比系統(tǒng)原始關鍵路徑更為嚴苛。利用所設計的監(jiān)測單元對復制關鍵路徑進行時序監(jiān)測。在此基礎上還設計完成了時序預警統(tǒng)計電路以及相應的電壓頻率調(diào)節(jié)模塊。之后將整套技術用在基于32位UnicoreCPU內(nèi)核的SoC平臺上，并利用TSMC65nmC

3、MOS工藝完成了版圖設計。最后搭建了針對該設計的HSIM仿真平臺，利用該平臺完成了對本文中設計的后仿真。
　　通過對不同環(huán)境下進行仿真確定了系統(tǒng)能夠根據(jù)工藝、電壓、溫度的不同自適應地調(diào)節(jié)工作電壓。通過仿真得知，本文在不同工藝角、不同溫度下，相比于恒定1.2V電壓供電方式最多可降低42.22％的功耗;相比于傳統(tǒng)DVFS方式，最多可降低13.55％的功耗;在額定頻率600MHz下，本文通過自適應電壓調(diào)節(jié)可降低17.09％的功耗。同時，