基于IP核的SoC測試結(jié)構(gòu)多目標優(yōu)化技術研究.pdf

1、當今,系統(tǒng)芯片(System on Chip,SoC)已成為集成電路設計的一大主流,基于 IP核復用的 SoC設計方法可以加快產(chǎn)品上市時間。但是由 IP核集成的系統(tǒng)芯片 SoC的測試也成為了芯片制造過程中的一大挑戰(zhàn)。
　　本文針對 SoC測試結(jié)構(gòu)多目標聯(lián)合優(yōu)化問題開展研究。在研究了 IEEE1500標準的基礎上,重點對 IP(Intellectual Property)核的測試殼Wrapper結(jié)構(gòu)及芯片級的測試控制器進行了研究。在

2、此基礎上,研究配置有測試殼 Wrapper結(jié)構(gòu)的 IP核的測試時間和測試功耗,包括以減少 IP核測試時間為目的的 IP核內(nèi)部掃描鏈的平衡化和測試殼Wrapper輸入輸出單元的平衡分配,以及建立IP核的測試功耗研究模型。針對SoC的測試時間與測試功耗相互制約的關系,建立了一個新穎的基于TAM(Test Access Mechanism)分組策略的測試時間與測試功耗多目標優(yōu)化模型,在深入研究多目標遺傳算法的基礎上,將其應用于優(yōu)化模型的求解。