數(shù)字接收機(jī)抗信號(hào)衰落技術(shù)的研究與FPGA實(shí)現(xiàn).pdf

1、在數(shù)字無(wú)線通信系統(tǒng)中，信號(hào)傳輸由于信道環(huán)境的影響會(huì)產(chǎn)生衰落現(xiàn)象，使得接收端無(wú)法正確的接收到有效信息。為了得到正確的信息，降低誤碼率，需要在接收端增加一些技術(shù)方法來(lái)補(bǔ)償信道的這種非理想特性。自動(dòng)增益控制器和盲均衡器便可以解決信道傳輸中出現(xiàn)的信號(hào)衰落問題，自動(dòng)增益控制是采用放大弱信號(hào)、削弱強(qiáng)信號(hào)的方法，使得接收到的信號(hào)盡量地保持在接收機(jī)的正常工作范圍內(nèi);盲均衡器利用接收信號(hào)本身的統(tǒng)計(jì)特性對(duì)信道進(jìn)行均衡，消除符號(hào)間干擾;兩種技術(shù)相互獨(dú)立、相互

2、作用，較好的解決了信號(hào)衰落問題。
　　本文采用軟件無(wú)線電(SDR)技術(shù)，在理想數(shù)字接收機(jī)的基礎(chǔ)上增加了自動(dòng)增益控制器和盲均衡器，使得此數(shù)字接收機(jī)具有了抗信號(hào)衰落的能力。本文主要介紹了自動(dòng)增益控制器的AGC算法和盲均衡器的CMA算法，在此基礎(chǔ)上，確定系統(tǒng)的總體設(shè)計(jì)方案，并進(jìn)一步完成系統(tǒng)的硬件平臺(tái)設(shè)計(jì)。利用MATLAB仿真工具，對(duì)兩種算法進(jìn)行建模仿真，證明了所設(shè)計(jì)的環(huán)路結(jié)構(gòu)的正確性。利用QuartusⅡ開發(fā)軟件，編寫Verilog H

3、DL代碼，對(duì)數(shù)字接收機(jī)進(jìn)行FPGA實(shí)現(xiàn)，通過Modelsim進(jìn)行時(shí)序仿真驗(yàn)證，并利用SignaltapⅡ在線邏輯分析儀對(duì)所設(shè)計(jì)的模塊進(jìn)行硬件測(cè)試。
　　本文所設(shè)計(jì)的AGC環(huán)路采用最抖下降法，這樣設(shè)計(jì)的環(huán)路結(jié)構(gòu)更加簡(jiǎn)單，更易于FPGA實(shí)現(xiàn)，占用的硬件資源更少。本文設(shè)計(jì)的盲均衡器并不需要借助訓(xùn)練序列，有效地利用了信道帶寬，并且環(huán)路的收斂速度和穩(wěn)定性也很好，能有效的消除碼間干擾，正確的還原出基帶信號(hào)，驗(yàn)證了系統(tǒng)設(shè)計(jì)方案的正確性和可實(shí)現(xiàn)性