視頻編碼系統(tǒng)的軟硬件協(xié)同設(shè)計(jì)與實(shí)現(xiàn).pdf

1、實(shí)時(shí)視頻處理在視頻通話(huà)、視頻現(xiàn)場(chǎng)直播等領(lǐng)域有著廣泛的應(yīng)用，而視頻壓縮是視頻處理中重要的一環(huán)。視頻壓縮技術(shù)用于平衡視頻壓縮率和視頻質(zhì)量之間的矛盾。隨著視頻壓縮技術(shù)的進(jìn)步，在保證相同視頻質(zhì)量的前提下，只需要更少的比特率。但是，視頻壓縮的計(jì)算復(fù)雜度不斷增加，使傳統(tǒng)計(jì)算機(jī)越來(lái)越難以完成實(shí)時(shí)編解碼的要求，因而出現(xiàn)了基于專(zhuān)用芯片、基于DSP和基于FPGA的解決方案。由于FPGA技術(shù)在集成度，低功耗，并行化和高速方面的快速進(jìn)步，為軟硬件協(xié)同應(yīng)用系統(tǒng)提

2、供了高性能的實(shí)現(xiàn)平臺(tái)。FPGA的兩個(gè)主要品牌Xilinx和Altera先后分別推出了基于ARM的SoC FPGA芯片，這類(lèi)芯片內(nèi)部集成了ARM硬核處理器和可編程邏輯，它們之間通過(guò)互聯(lián)結(jié)構(gòu)通信。ARM-FPGA結(jié)構(gòu)的芯片既能夠獲得FPGA在圖像處理方面的計(jì)算優(yōu)勢(shì)，又能夠充分利用ARM處理器提供的外圍設(shè)備。
　　本文使用軟硬件協(xié)同設(shè)計(jì)的思想，在基于 Altera Cyclone V FPGA SoC芯片的DE1SoC FPGA平臺(tái)上，

3、采用ARM硬核控制及FPGA算法硬件化，設(shè)計(jì)并實(shí)現(xiàn)視頻編碼系統(tǒng)，使集成電路的工藝和電路系統(tǒng)的進(jìn)步變?yōu)閷?shí)際應(yīng)用系統(tǒng)的性能提升。測(cè)試開(kāi)源編碼器在雙核ARM Cortex-A9@800MHz的編碼性能，結(jié)合測(cè)試結(jié)果和對(duì)實(shí)現(xiàn)復(fù)雜度的分析，制定整個(gè)系統(tǒng)的軟硬件劃分方案。在分析 H.264編碼器結(jié)構(gòu)的基礎(chǔ)上，詳細(xì)研究了幀內(nèi)編碼環(huán)路中各個(gè)功能模塊的基本原理，設(shè)計(jì)并測(cè)試了具有3種預(yù)測(cè)模式的亮度4x4幀內(nèi)預(yù)測(cè)模塊、具有3種預(yù)測(cè)模式的色度8x8幀內(nèi)預(yù)測(cè)模塊

4、、4x4變換模塊、2x2 DC變換模塊、量化模塊，并最終實(shí)現(xiàn)整個(gè)幀內(nèi)編碼器?；贒E1SoC FPGA開(kāi)發(fā)平臺(tái)，在FPGA端實(shí)現(xiàn)視頻采集、視頻編碼和采集圖像預(yù)覽的功能。在ARM端，基于JRTP庫(kù)實(shí)現(xiàn)了編碼發(fā)送的功能，設(shè)計(jì)的軟件控制FPGA中各IP核執(zhí)行、封裝并發(fā)送碼流。在PC機(jī)上，基于Qt和FFMPEG庫(kù)，實(shí)現(xiàn)接收解碼端，完成接收并組合 RTP包、解碼和實(shí)時(shí)顯示圖片的功能。在 DE1SoC FPGA開(kāi)發(fā)平臺(tái)上，實(shí)際的運(yùn)行結(jié)果顯示，視頻系