射頻接收機(jī)中小數(shù)頻率綜合器數(shù)字模塊的設(shè)計(jì)與分析.pdf

1、隨著無(wú)線通信系統(tǒng)的迅速發(fā)展，用于提供高精度本振信號(hào)的高速度、寬范圍、低噪聲和低功耗的頻率綜合器也變得越來(lái)越重要?；阪i相環(huán)(PLL)的頻率綜合器由于其高頻率、寬頻帶、高質(zhì)量頻譜和易于集成等優(yōu)點(diǎn)，成為目前頻率綜合器的主流選擇。而鑒于整數(shù)分頻器的輸出頻率最小間隔等于參考信號(hào)的頻率造成頻率分辨率與環(huán)路帶寬之間的矛盾，所以小數(shù)分頻器應(yīng)運(yùn)而成。
　　本文深入研究了頻率綜合器，概述了其基本工作原理、基本分類及其優(yōu)缺點(diǎn)、性能指標(biāo)和各個(gè)結(jié)構(gòu)的實(shí)際

2、應(yīng)用。同時(shí)，重點(diǎn)研究了基于PLL的小數(shù)分頻器。在比較其各種結(jié)構(gòu)的優(yōu)缺點(diǎn)之后，結(jié)合本設(shè)計(jì)的實(shí)際應(yīng)用，最終選擇了多級(jí)噪聲整形(MASH1-1-1)和單環(huán)(single loop)這兩種結(jié)構(gòu)來(lái)實(shí)現(xiàn)其中的∑-Δ調(diào)制器，而其中的可編程分頻器則采用了脈沖吞吐除N的結(jié)構(gòu)。
　　本文還研究了ASIC設(shè)計(jì)方法學(xué)、Verilog語(yǔ)言和PCB設(shè)計(jì)，并結(jié)合當(dāng)前IC電路設(shè)計(jì)公司的主流布局布線工具ICC，采用代碼驗(yàn)證、邏輯綜合、布局布線經(jīng)典數(shù)字IC電路設(shè)計(jì)流

3、程，成功設(shè)計(jì)了分別用于DAB系統(tǒng)和藍(lán)牙系統(tǒng)的基于PLL的∑-Δ小數(shù)分頻器。
　　在本文中，應(yīng)用于DAB系統(tǒng)的小數(shù)分頻器采用了SMIC0.18μm CMOS工藝，鍵合測(cè)試結(jié)果表明，在1.8V電源電壓下，小數(shù)分頻器的工作頻率范圍為350MHz～460MHz，當(dāng)輸入頻率為400MHz，分頻比為704.5時(shí)，輸出頻率為567.5kHz，滿足設(shè)計(jì)指標(biāo)。芯片的核心面積約為0.1mm2。而用于藍(lán)牙系統(tǒng)的小數(shù)分頻器則采用了CSMC0.18μmCM